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采样和保持电路如何工作并确保ADC精度（模拟基础知识）将模拟信号从“现实”世界转换为可以在上游处理的数字信号是电子系统的一项基本功能，范围覆盖从录音到物联网（IoT）、工业物联网（IloT）,以及现在的智能物联网（AloT）o但是，为了有效地使用和执行，需要我们对其基本原理和操作步骤有一定程度的理解，而这往往又被人们忽视。举例来说，假设施加到模数转换器（ADC）输入上的典型模拟信号的幅度不断变化，那么在转换前信号究竟是如何先“保持”再“采样”的呢？信号转换结束时与一开始会有不同吗？这种幅度变化或偏差会导致严重的误差，特别对于需要花费更多时间进行信号转换的高分辨率ADC来说，更是如此。设计人员面临的挑战是，既要了解又要消除这种误差源。本文介绍了如何使用ADC的采样和保持（S&H）或跟踪和保持（T&H）电路来防止幅度偏差。S&H（或T&H）电路会执行真实输入采样，工作区间位于输入抗混叠低通滤波器和ADC之间。本文讨论了S&HIC的特性和选择标准，并介绍了带有集成S&H的ADCo为了方便描述，我们使用了TexasInstruments>MaximIntegrated和AnalogDevices提供的、具有针对不同应用的不同特性的样件。采样和保持电路在ADC中的作用当将非直流信号施加到ADC的输入时，它会不断改变幅度。但是，模数转换过程需要一定的时间间隔，在这段时间内，ADC输入的幅度将发生变化（图Do正是这种幅度偏差导致了潜在的严重误差。图1：由于数字化期间（下方）输入信号幅度的变化，因此造成了ADC发生幅度误差（上方）。此时防止ADC中的幅度偏差就变成了转换过程中如何对信号采样并保持固定幅度的问题。这可通过对ADC使用S&H或T&H电路来实现（图2）oSample and HoldTrack and HoldTraca<3HoW Oulpui图2：S&H（左）电路与T&H（右）电路的主要区别在于跟踪周期的持续时间：即S&H较短，而T&H较长。两种类型的电路都对输入信号进行采样，并在转换过程中保持采样电压恒定。T&H电路输出（右）跟踪输入信号，直到发出采样信号；然后在ADC转换期间保存该采样值。S&H的采样孔径更短，其输出是一系列采样电平（左）。T&H和S&H之间的主要区别在于跟踪间隔的持续时间：即S&H较短，而T&H较长。这两个电路均依靠快速开关来隔离已连接至信号输入端的储能电容器。本文余下内容中将使用S&H同时指代S&H或T&HoS&H级会执行真实输入采样，工作区间位于输入抗混叠低通滤波器和ADC之间。低通滤波器执行抗混叠频带限制，且必须先于S&H,这样便可在采样前对信号进行频带限制，以防止发生混叠（图3）。图3：在数字化仪信号路径中，S&H置于抗混叠低通滤波器和ADC之间。请注意，S&H之前的信号都是模拟信号。S&H的输出是一个馈送至ADC的采样波形。典型的S&H器件TexasInstrumentsLF398MXNOPBS&H集成电路（IC）框图显示了基本电路配置（图4）0S&H是使用快速开关和高质量电容器实现的。对于LF398MX/NOPB,电容器在IC外部。当开关闭合时，电容器就会充电至输入信号电压电平。当开关断开时，电容器保持该电压，直到由ADC将其数字化为止。这个S&H使用了bi-FET技术，将FET与双极型晶体管组合在一起，以高直流精度（典型值0.002%）和极低电压降（通常小于每秒83微伏（V）来支持快速采样（小于6微秒（s）,幅度误差为0.01%）o内部放大器缓冲了开关和保持电容器。S&H的采样时间取决于保持电容器的值，该值可能范围为0.001至0.1微法拉（F）o外部保持电容器必须具有低介电吸收和低泄漏能力。建议使用聚苯乙烯、聚丙烯和聚四氟乙烯电容器。图4：TexasInstrumentsLF398MXNOPBS&H框图显示了关键组件：快速开关和外部保持电容器。S&H特征S&H器件具有许多用于描述其操作的特定术语（图5）o图5：常见S&H动态特征的定义包括采样时间、建立时间、孔径时间和幅度下降。采样时间是指从切换到采样模式到S&H开始跟踪输入信号的时间。它是保持电容器的值以及开关与信号路径的串联电阻的函数。当模式恢复到保持状态时，在器件停止跟踪输入并开始保持值前，可能会有一段时间延迟一一这就是孔径时间。孔径时间是驱动器和开关传播延迟的函数。孔径不确定性或抖动是由于时钟变化和噪声导致的孔径时间差异。一旦进入保持模式后，进入该模式到器件的保持值稳定在一个误差带内，之间会有一段时间，这个时间就是所谓的建立时间或保持建立时间。在建立时间的某些部分，在开关驱动器和保持电容器之间可能会包括不必要的电荷转移；这就所谓的保持跳变或基座误差。保持跳变的幅度通常在亳伏（mV）范围内，并且通过将全范围信号保持尽可能高，可以将其影响最小化。S&H的最短采样周期是采样时间、孔径时间和建立时间之和。可能的最大采样率是采样时间、孔径时间和建立时间之和的倒数。在保持模式下，由于保持电容的泄漏，S&H保持值可能会降低。此电压增量称为压降。通常表示为以mV/秒为单位的下降率。S&H配置S&HIC具有多种配置，可满足各种应用需求。以一个需要差分输入的应用为例，比如需要连接像加速计、应变计或光学电流监控器这样的差分输出传感器。MaximIntegratedDS1843D+TRL就是适合这种应用的S&HIC好实例（图6）。图6：如该典型工作电路所示，MaximIntegratedDS1843+TRL是一个差分S&H,使用了双保持电容器来实现差分采样。所示DS1843+TRL用于一个典型的光学线路传输应用，在该应用中用于猝发模式接收信号强度指标（RSSl）测量。MaximIntegratedDS1842/MAX4007是一款电流监视器，可镜像来自连接其参考输入的雪崩光电二极管的电流。输出电流直接通过电阻RlN,并将其转换为电压。然后电压由包括全差分采样开关和电容器CS以及差分输出缓冲器的DS1843进行差分测量。这个S&H使用两个5皮法拉（PF）电容器，一个电容器连接到正差分输入，另一个连接到负差分输入。低电容值可确保快速采样时间。该器件的快速采样时间少于300纳秒（ns）c该S&H的保持时间大于100so市面上提供的器件在单个IC封装中可容纳四个或八个S&H电路。例如，AnalogDevices的SMP04ESZ-REEL四通道S&H。SMP04ESZ-REEL是一个CMOS器件，在一个通用封装中包含了四个S&H电路，其采样时间为7s,下降率仅为2mVs（图7）。图7还展示了S&H如何与数模转换器（DAC）一起使用，在这种情况下，可以防止由于DAC中的代码转换而引起的输出瞬变或毛刺。图7：AnalogDevicesSMP04四通道S&H包含四个独立的S&H电路以及匹配的缓冲放大器。所示电路使用了SMP04,用于将DAC的输出多路复用到四个通道。在图中，SMP04用于复用DAC的输出，将单个DAC输出分成四个多路复用通道。S&H电路可用于选择性地将DAC的输出延迟到毛刺之后，从而使DAC的输出变得平滑。通过对复用输入进行流水线处理，可以使用多个S&H电路来提高ADC的吞吐量。此处，有多个S&H共同连接到多路复用器输出。ADC连接到一个S&H,后者保持用于转换的输入电平。其他S&H会获取其他多路复用器通道,然后依次连接到ADC,而第一个S&H可自由连接到另外的多路复用通道。这种流水线处理技术消除了ADC信号路径中的S&H采样时间。许多ADC在其集成封装中都集成了S&H或T&H电路。举例来说,TexasInstruments的ADC121SO2ICIMFX就是一个具有内置T&H的12位逐次逼近寄存器（SAR）ADC,采样率为每秒50至200千样本（kS/s）。它采用高速串行输出总线，简化了接线布局（图8）0图8：TexasInstrumentsADC121S021是一个具有内置T&H电路的12位单通道SARADCo这个ADC是许多集成ADC电路的典型代表，因为它具有内部T&H,从而简化了印刷电路板的布局，且有助于最大程度地减少组件数。外部T&H电路用于特殊配置，例如用于差分输入连接、多路复用输入，或用在ADC不具有内部T&H或S&H电路时。总结7频记录到最先进的II。T或AI分析，将模拟信号转换为数字信号是最基本的电子功能，需要特别注意S&H或T&H电路。为了将模数转换过程中的电压偏差降至最低，这些电路至关重要，因为它们在转换过程中可以让ADC的输入电压保持恒定。S&H可以设在ADC内部或外部，但必须位于抗混叠低通滤波器和ADC之间的信号路径中。如前文所述，有许多配置可以满足各种设计应用需要，每个IC还有单通道、差分或多通道选择。应用还可扩展到包括防止因DAC中代码转换引起输出瞬变或毛刺。ADC提高采样精度的方法和电路设计一、ADC介绍及性能指标ADC简单介绍ADC是模拟数字转换器的缩写，全称为Analog-to-DigitalConvertero它的功能是将连续的模拟信号转换为离散的数字信号，以便数字系统进行处理和分析。单片机中采用的是SAR(successiveapproximationregister)ADC,逐次逼近型模数转换模块。ADC转换包括采样、保持、量化、编码四个步骤。采样阶段，需要在规定的采样时间内将外部信号的电压完整无误的采样到ADC的采样电容上，即在采样开关SW关闭的过程中，外部输入信号通过外部的输入电阻RAIN和以及ADC采样电阻RADC对采样电容CADC充电。每次采样过程可以简化为外部信号通过输入阻抗以及采样电阻对采样电容的充电(即采样电容零状态的单位阶跃响应)。如下：当采样时间结束后，采样误差表示为采样电容上的电压与信号源上的电压差值。在一次理想的采样过程中，这个电压差值应该保持在0.5LSB以内(LSB为SARADC的最小的电压分辨率，0.5LSB为SARADC的量化误差)。量化阶段，将采样开关SW打开，然后由ADC时钟驱动，基于切换电容技术，将ADC采样电容上的电压逐次与不同权重的参考电压做比较，逐位确定N位数据每一位上的值(N为ADC的采样位数)，然后编码输出数字码值。在量化过程中，参考电压VREF+需要对切换电容网络进行充电。VREF+基准需要在量化过程中保持稳定。ADC的性能指标分辨率(Resolution)：分辨率表示ADC能够将模拟信号离散化为多少个离散级别。一般以位数(bits)来表示，例如8位、10位、12位等。分辨率越高,表示ADC可以更准确地量化模拟信号。采样率(SamPlingRate)：采样率是指ADC每秒钟进行模拟信号采样的次数。采样率越高，可以更准确地还原原始模拟信号。信噪比(SignaLto-NoiseRatMSNR):信噪比代表了频谱中信号的有效值和噪声的有效值之间的比值。然后取对数，再乘以20,从而得到dB形式的SNR的值。即表示ADC输出的数字信号与输入模拟信号之间的信噪比，即有效信号与噪声之间的比例。信噪比越高，表示ADC输出的数字信号质量越好。SNDR(信纳比)：信纳比代表了频谱中信号功率的有效值比上噪声加上所有谐波分量的功率之和。因此从定义上看，信纳比是必然会小于信噪比的。有效位数(EffeCtiVeNUmberofBitS,ENOB)：在许多应用场合，使用有效位数来描述ADC的性能。ENOB通常使用信纳比来计算。有效位数是指ADC输出数字信号中具有有效信息的位数。它反映了ADC的精度水平，一般小于等于分辨率。ENoB=(SlNAD176)AO器件精度(DeviceAccuracy):器件精度是指ADC输出数字信号与输入模拟信号之间的误差。它可以通过最大的非线性误差、增益误差和偏移误差等来表示。THD(总谐波系数)：总谐波系数表述基波信号的有效值与所有谐波的有效值之和的比值。偏置误差(OffSeteITOr)：ADC的偏置误差定义为第一个码字转换(从0x00到OX（三）所对应的实际电压偏离理想电压位置的差值。增益误差(GainError)：ADC的增益误差是指最后一次码字转换中实际转换与理想转换点电压之间(对于12bitADC来说，即从OxFFE到OxFFF)的差值。OxFFF-OxFFE-OxFFD-000增益误差实际传输 线图形理想传输线图形409340944095微分非线性误差(DNL)：微分非线性误差定义为实际量化台阶宽度与对应于ILSB的理想电压值之间的差异。指每一个码字宽度偏离理想的ILSB的程度。计算方法为每个码字模拟量的宽度减去一个LSB的值，当码字宽度大于一个LSB宽度时，DNL为正值，反之，DNL为负值。OxFFF-OxFFE-OxFFD-0004094模拟输入值(LSB)积分非线性误差(INL)：积分非线性误差是指一个码字的实际输入点与传输函数线上理想输入之间的偏移。传输函数线可以定义为第一次实际转换与最后一次实际转换所连接的线，即ADC的偏置和增益误差点之间的一条直线。S电簿叶慈在精密信号链系统中，对于ADC来说，往往关注的主要是ADC的静态特性参数。然而对于采样率达到MSPS的SARADC而言，有时也会用于采样频率较快的交流信号，因此对于交流输入信号的真实复现也尤为重要，在这种场景中，我们更关注信号中的频域特性。一些动态特性参数也需关注，通常需要借助对采样信号的FFT变换来分析频域特性。这些性能指标对于不同应用场景的ADC来说可能有所不同，选择合适的ADC需要根据具体的应用需求进行权衡。ADC的精度不仅受自身设计与工艺因素的影响，也会受到多种外部因素的影响，想要在实际应用中达到标称的精度，需要在软件配置端与外围电路的设计上给予足够的重视。二、ADC提高采样精度的方法和电路设计MeU供电电源单片机中，有将VREF+引脚单独引出的，也有VREF+引脚未单独引出，而是在芯片内部与VDDA连接在一起。在内部有一个精准的内部参考源（典型电压2.5V）,可以用作ADC工作时的参考电压，该内部参考电压可以连接到VREF引脚上，但需要留意的是，该内部参考源带载能力不强，谨慎选择所带负载大小。由于在量化编码的过程中，VREF+需要对转化电容网络充电，在量化过程中，也会有对基准源抽取电荷的动作，因此，如果没有其他的去耦措施，一个稳健且干净的VREF+基准会显著影响ADC量化的精度，我们建议对于这两个电源采用纹波噪声系数更小的LDO来供电。对于VREF+基准源，我们建议靠近引脚并联一个UF级以及一个nF级的去耦电容，一方面可以滤除来自外部低频与高频的电源噪声，另一方面，也可使ADC在量化编码过程的基准源更加稳定。在layout过程中，相关电源线的走线上，我们推荐加宽电源迹线，以减小迹线的ESR,在量化阶段，减小转化电容网络瞬间充电对输入基准源的影响。相同的情况，在一些场景中，VDD与VREF+来自同一颗LDO,然后在LDO与VREF+之间串联一颗磁珠，以屏蔽外部电源对于VREF+的影响。这里需要注意选择磁珠时，需要关注磁珠的RDC（直流电阻）参数，应当优先选取RDC小的型号，以减小在磁珠上造成的直流压降。直流电阻小，通常磁珠的高频处的阻抗也会小，因此这也是一个抗干扰与采样精度的权衡过程。另外，通常不建议在此处将磁珠换成电感，由于VREF+在量化编码过程中，会存在高频的脉冲电流，如果靠近VREF+引脚的去耦电容设置不合适，则比较容易引起VREF+电压的震荡，影响ADC的精度。.Vref+串联磁珠图引脚电容设置系统的硬件解耦对于采样精度提高尤为重要，在MCU端，对于模拟电源引脚，建议就近放置一个IuF与一个IOnF的陶瓷电容（ESR较低）。对于其他的数字电源VDD引脚，就近放置一个100nF的陶瓷电容。对于MCU接地引脚，建议将模拟地与数字地采用0欧姆电阻或者磁珠连接，以屏蔽数字地对于模拟地的干扰。引脚电容设置图ADC参考电压设置的影响ADC输入信号幅值范围为VSSA到VREF÷,对于部分小封装MCU,VREF+与VDDA在芯片内部连接在一起。VREF+电压的设置需严格参考datasheet手册中的规定范围，采样信号的幅值不应超出VREF+的幅值，对于无VREF+引脚的MCU,采样信号的幅值不应超出VDDA的幅值，否则可能会导致模拟电源漏电，严重影响ADC性能。此外，我们可以思考下如何根据ADC输入信号幅值范围设置合理的VREF+,或者根据配置完毕的VREF+设置合理的ADC信号输入范围。举个例子:当输入信号电压范围为026V时，若设置VREF为3.6V,采样信号进入GD32MCU12bitADC,在忽略采样误差的前提下，可以得出采样结果数字量范围为02958,采样结果能够分辨出0.9mV的电压，然而对于27594）95之间的采样码值均未出现：若改版硬件，使得VREf.为2.6V,此时，采样结果数字量范围为04095,ADC能够分辨出的最小电压为0.6mV,显然后者均有更高的采样精度.1/0口引入超范围电压的影响任何模拟引脚（或相邻的数字输入引脚）上如果存在小于GND的负电压时（不大于-200mV的负电压可以被认为是安全的），会引入从该IO口流出的负电流。这种情况下会显著影响ADC的采样结果，为了更精确的采样结果，需要确保相关IO口上在ADC工作期间不要有负电压的存在。ADC采样的IO口在非采样时间也不要引入高于VDDA的电压，可能会造成对ADC内核的漏电，引起采样精度的变差。信号源输入电阻的影响SARADC采样对于信号的输入电阻是有明确要求的，对于一个具体的ADC,其采样电阻RADC与采样电容CADC已经不可更改，当ADC的采样时钟，采样周期等可配置参数配置完毕时，则外部信号的输入阻抗则是有一个最大值的要求，如下：Adln*）K配置的不同的采样周期所对应的最大输入电阻，在对应MCU型号datasheet中会给出，用户也可根据公式与实际情况自行计算。采取的思路如下：建议添加一个运放跟随电路，实现阻抗匹配；如果对于采样率没有要求的情况下，我们可以降低ADC的采样时钟，变相提高采样时间来使得采样电容充电到正确电位；对于SARADC在采样时间内，采样电容上的电压必须被充分充放电，其被充电的电压值与外部输入电压之间的差值不应超过0.5LSB,否则无论后级ADC性能如何卓越，都无法真实反映信号的幅值。对于极大输入阻抗，我们添加了一颗电容来限制单次采样时的电压跌落或上升毛刺的幅值，但是此种情形下，需要在每两次采样之间添加足够的时延给内部采样电容充电，以保证采样开关关闭时，采样电容上的电压与外部信号的电压差在量化误差范围一列。特别的，当ADC工作在连续采样或者扫描采样时，如果由于输入阻抗过大，且未被及时修正时、输入阻抗过大通道的采样结果会受前一个采样通道信号的影响，通过增大采样时间以满足输入阻抗的影响会显著改善这个现象。I/O引脚串扰的影响由于引脚甚至包括芯片内部bonding线之间的电容耦合，I/O之间的串扰会对ADC的采样精度产生显著影响，尤其是ADC当前的模拟采样通道邻近有持续数字I/O的电平翻转动作（典型情况如PWM输出）。ADC的采样通道紧邻在PWM输出时的信号波形情况，在PWM发生电平翻转的瞬间，在相邻的采样通道上会造成信号的波动，如果此时ADC完成了一次采样，则可能会造成采样结果出现较大的误差。有几种实践方法可以尝试来减弱IO之间串扰对ADC采样的影响，首先,在引脚规划上，就需要提前规划将那些需要持续翻转的数字I/O在物理位置上远离ADC采样通道；如果由于资源限制，频繁翻转的数字I/O无法远离模拟采样口，我们可以在后期layout上采取一些措施来弱影响，比如我们可以通过在数字I/O与模拟通道之间加上一定面积的GND来隔离。当然，由于包地屏蔽无法覆盖芯片内部，bonding线之间的串扰仍会继续存在。此外，减慢数字信号的边沿也会减弱串扰的影响，如对数字信号添加电容值适当的电容，减慢MCU数字IO的驱动速度，也能显著减慢这个数字信号边沿。软件层面，我们同样有一些尝试，比如在数字1/0口不翻转的时候进行一次ADC转换，当然前提是应用允许这么做。-9.模拟与数字I/O之间添加地屏蔽-三l.数名OGND模寺睬样MCU软件提高ADC的采样精度如果MCU中具有ADC的片上硬件过采样功能，硬件过采样单元执行数据预处理以减轻CPU负担。它能够处理多个转换，并将多个转换的结果取平均,借此以提高ADC采样结果的精度。它是以降低数据输出率为代价，换取较高的数据分辨率。对于不具备片上硬件过采样单元的MCU,软件算法上亦可采用常用的一些滤波算法来降低输入信号采样值的波动。例如最常见的平均算法，滤波过程中需要占用CPU的算力与一定的RAM空间。这种平均算法适用于输入信号变化慢,偶有脉冲型干扰的情形。如果信号变化频率已经大于这个平均滤波算法的执行频率，则会丢失信号变化的细节，平均后的采样结果不能重现信号的所有信息。