eda波形发生器课设详细.doc

目录一、总体思路61.1设计思想61.2流程图6二、各单元设计72.1 分频器的实现72.2 正弦波、三角波、方波的实现8正弦波设计9三角波设计12方波设计142.3波形输出控制单元15三、总电路设计16四、安装与调试174.1正弦波184.2三角波184.3方波194.4频率控制20五、总结体会21参考文献21一、总体思路1.1设计思想基于VHDL语言设计一个简易多功能信号发生器，通过选入输入信号，可以输出正弦波、三角波、方波和锯齿波四种波形信号。信号发生器的控制模块可以用数据选择器实现，四种信号的信号选择可以用4选1数据选择器实现。同时本设计使用原理图的方法，对正弦波、三角波、方波和锯齿波和4选1数据选择器元件进展调用。1.2流程图流程图如以下图1所示。二、各单元设计2.1 分频器的实现本次设计采用50MHz的时钟频率，设计要求输出0.1KHz1KHz的波形。可知，需要一个分频模块对时钟频率进展分频。结合三个波形发生模块的程序可知，正弦、方波、三角波产生算法分别进展了256、256、512分频。要三个波形同频，三角波发生模块的输入脉冲应该是另外两者的2倍。应为分频数较大，采用二次分频。一次分频参数由外部输入，二次分频参数固定。经过计算得出分频参数表如下：要求输出频率算法分频一次分频参数二次分频1K25620100.9K25622100.8K25626100.7K25630100.6K25634100.5K25640100.4K25650100.3K25666100.2K256100100.1K25620010分频模块原理图如下：2.2 正弦波、三角波、方波的实现三个波形的发生：2.2.1正弦波设计正弦波的产生思想是将对模拟波形采样后的编码存入定义好的ROM中，再根据时钟循环的将这些编码顺序输出，在输出端将经过数模转换器转换后的模拟信号接入示波器即可显示正弦波形。产生正弦波的VHDL代码如下：-正弦波library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity z* is port(clk,reset:in std_logic; d:out integer range 0 to 255); end z*; architecture behave of z* is begin process(clk,reset) variable tmp:integer range 0 to 127; begin if reset='0' then d<=0; elsif clk'event and clk='1' then if tmp =127 then tmp:=0; else tmp:=tmp+1; end if; case tmp is -""when 00=>d<=255;when 01=>d<=255;when 02=>d<=255;when 03=>d<=254; when 04=>d<=254;when 05=>d<=253;when 06=>d<=252;when 07=>d<=251; when 08=>d<=250;when 09=>d<=249;when 10=>d<=247;when 11=>d<=246; when 12=>d<=244;when 13=>d<=242;when 14=>d<=240;when 15=>d<=238; when 16=>d<=236;when 17=>d<=233;when 18=>d<=231;when 19=>d<=228; when 20=>d<=225;when 21=>d<=222;when 22=>d<=219;when 23=>d<=215; when 24=>d<=212;when 25=>d<=209;when 26=>d<=205;when 27=>d<=201; when 28=>d<=197;when 29=>d<=193;when 30=>d<=189;when 31=>d<=185; when 32=>d<=180;when 33=>d<=176;when 34=>d<=171;when 35=>d<=167; when 36=>d<=162;when 37=>d<=157;when 38=>d<=152;when 39=>d<=147; when 40=>d<=142;when 41=>d<=137;when 42=>d<=131;when 43=>d<=126; when 44=>d<=120;when 45=>d<=115;when 46=>d<=109;when 47=>d<=103; when 48=>d<= 98;when 49=>d<= 92;when 50=>d<= 86;when 51=>d<= 80; when 52=>d<= 74;when 53=>d<= 68;when 54=>d<= 62;when 55=>d<= 56; when 56=>d<= 50;when 57=>d<= 44;when 58=>d<= 38;when 59=>d<= 31; when 60=>d<= 25;when 61=>d<= 19;when 62=>d<= 13;when 63=>d<= 6; when 64=>d<= 0;when 65=>d<= 6;when 66=>d<= 12;when 67=>d<= 19; when 68=>d<= 25;when 69=>d<= 31;when 70=>d<= 37;when 71=>d<= 43; when 72=>d<= 50;when 73=>d<= 56;when 74=>d<= 62;when 75=>d<= 68; when 76=>d<= 74;when 77=>d<= 80;when 78=>d<= 86;when 79=>d<= 92; when 80=>d<= 97;when 81=>d<=103;when 82=>d<=109;when 83=>d<=114; when 84=>d<=120;when 85=>d<=125;when 86=>d<=131;when 87=>d<=136; when 88=>d<=141;when 89=>d<=147;when 90=>d<=152;when 91=>d<=157; when 92=>d<=162;when 93=>d<=166;when 94=>d<=171;when 95=>d<=176; when 96=>d<=180;when 97=>d<=184;when 98=>d<=189;when 99=>d<=193; when 100=>d<=197;when 101=>d<=201;when 102=>d<=205;when 103=>d<=208; when 104=>d<=212;when 105=>d<=215;when 106=>d<=219;when 107=>d<=222; when 108=>d<=225;when 109=>d<=228;when 110=>d<=230;when 111=>d<=233; when 112=>d<=235;when 113=>d<=238;when 114=>d<=240;when 115=>d<=242; when 116=>d<=244;when 117=>d<=246;when 118=>d<=247;when 119=>d<=249; when 120=>d<=250;when 121=>d<=251;when 122=>d<=252;when 123=>d<=253; when 124=>d<=254;when 125=>d<=254;when 126=>d<=255;when 127=>d<=255; when others=>null; end case; end if; end process; end behave;2.2.2三角波设计三角波的产生思想是将对模拟波形采样后的编码存入定义好的ROM中，再根据时钟循环的将这些编码顺序输出，在输出端将经过数模转换器转换后的模拟信号接入示波器即可显示三角波形。产生三角波的VHDL代码如下：-三角波library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sj is port(clk,reset:in std_logic; q3:out std_logic_vector(7 downto 0); end sj; architecture behave of sj is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0); -""""tmp"""variable a:std_logic; -""""a""" begin if reset='0' then tmp:="00000000" elsif clk'event and clk='1' then if a='0' then -a"0""a"1"" if tmp="11111110" then tmp:="11111111" a:='1' else tmp:=tmp+1; end if; else if tmp="00000001" then tmp:="00000000" a:='0' else tmp:=tmp-1; end if; end if; end if; q3<=tmp; end process; end behave;2.2.3方波设计方波波的产生思想是将对模拟波形采样后的编码存入定义好的ROM中，再根据时钟循环的将这些编码顺序输出，在输出端将经过数模转换器转换后的模拟信号接入示波器即可显示方波波形。产生方波的VHDL代码如下：library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;entity fb is port(clk,reset: in std_logic; q6:out std_logic_vector(7 downto 0); end fb; architecture behave of fb is signal a:std_logic; begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0); begin if reset='0'then a<='0' elsif rising_edge(clk) then if tmp="11111111"then tmp:="00000000" else tmp:=tmp+1; end if; if tmp<="10000000"then a<='1' else a<='0' end if; end if; end process; process(clk,a) begin if rising_edge(clk)then if a='1' then q6<="11111111" else q6<="00000000" end if; end if; end process; end behave;2.3波形输出控制单元波形输出控制单元中只包括一个数据选择器模块。其器件图如以下图：数据选择器模块在该模块为3选1的数据选择器，包括3个数据输入端，1个数据选择输入端和1个数据输出端。其功能是根据数据选择输入端输入的数据来选择相应的数据送到输出端。从而实现数据的选择输出。三、总电路设计原理图简易多功能信号发生器的原理图如下：简易多功能信号发生器原理图原理图本设计的主体思想是各个模块分别产生相应的波形，再通过一个3选1数据选择器输出相应的波形。通过其他开关控制波形的频率。四、安装与调试本课程设计是简易多功能信号发生器，一共有7个输入端和8个输出端。具体的输入输出端可见图1中所示。根据引脚所锁定图将系统中的各个输入输出端口锁定到适宜的引脚上。另外，本实验输入的时钟频率是50MHz。当引脚锁定完毕后，将程序下载到芯片中。把输出的8个引脚接到并行D/A转换芯片的8个输入端，连接好芯片，把芯片的输出接到示波器，把各个输入的拨码开关给定无误的值，即在示波器上得到相应的输出波形。4.1正弦波在clk端输入50MHz的时钟信号，当图1的原理图中的sel11.0输入"01”时得到的是正弦波波形，如图10所示。改变sel23.0的值可以该变输出波形的频率。4.2三角波在clk端输入50MHz的时钟信号，当图1的原理图中的sel1 1.0输入"10时得到的是三角波波形，如图11所示。改变sel23.0的值可以该变输出波形的频率。4.3方波在clk端输入50MHz的时钟信号，当图1的原理图中的sel11.0输入"11”时得到的是方波波形，如图12所示。改变sel23.0的值可以该变输出波形的频率。4.4频率控制改变sel3.0的值频率变化如图 所示： 200Hz 400Hz五、总结体会本设计使用Quartus II进展编程，本系统实现了可以输出三种波形的简易多功能波形发生器，硬件调试结果证明，该设计正确有效。可以作为制作实物的依据。波形发生器在很多场合都有应用，我一直很感兴趣，借做课设的时机，认真的研究了一下这门技术。发现EDA技术比我们想象中的还要有用。在设计中我发现，C语言的编程思想也可以在VHDL语言中使用，事半功倍。到今天虽然设计根本上完成了，但也还是有不少的缺陷的，我对于EDA技术的了解与使用还仅仅是停留在入门的阶段，想要有更多的了解，还待好好学习、深入研究，也还要更多的努力和实践。参考文献1 松，黄继业 EDA技术实用教程：科学，20022 甘历VHDL应用与开发实际：科学，20033 延鹏，芝贤VHDL与可编程逻辑器件应用航空工业，20064 明富，立军，石新锋，献博EDA技术根底大学，20075 黄仁欣EDA技术实用教程清华大学，2006电气与信息工程系课程设计评分表项 目评 价优良中及格差设计方案的合理性与创造性(10%)硬件设计或软件编程完成情况(10%)硬件测试或软件调试结果*(10%)设计说明书质量(10%)设计图纸质量(10%)辩论汇报的条理性和独特见解(10%)辩论中对所提问题的答复情况(10%)完成任务情况(10%)独立工作能力(10%)出勤情况10%综 合 评 分指导教师签名：_ 日 期：_ 注：表中标*号工程是硬件制作或软件编程类课题必填容；此表装订在课程设计说明书的最后一页。课程设计说明书装订顺序：封面、任务书、目录、正文、评分表、非16K大小的图纸及程序清单。