2024全国大学生电子设计大赛三等奖 简易数字信号传输性能分析仪.docx

简易数字信号传输性能分析仪（E题）摘要：本即设计一个基于FPGA的数字信号传输性能分析仪，在发送端产生数字信号,发送过程中数字信号通过低通滋波器，并用IOM伪随机码iS行肯定处理后，模拟加性噪声，伪随机码强加在通过低通源波器的数字信号上，用三种不同的低通游波器模拟三种不同的信道则在接收端接收到的是有肯定噪声的数字信号在接收端进行肯定的数字信号处理.最终输出用示波器来推断传输性能.知词IFPGA,伪IK机码，时钟提取，RSB书目系统设H31. 1总体设计方案41- 2理论分析与计算5低通浊波器设计5m序列数字佶6同步佶号提取眼图显示方法7曼切斯特编码一N1.3方案论证与选择9限制部分方案论证与选择9数字伯号发生方案论证与选择10低通泄波器方案论证与选择112 .单元电路设计122.1 数字伯号发生器的设计122.2 伪随机信号发生器的设“132.3 数字信号分析电路设计143 .软件设计154 .系统测试164.1 数据率测试4. 2泄波器测试4.3伪随机码测试5. 结论参考文献附录1.主要元器件清单附录2：仪器设备清单附录3：凝埋图清单阳泉1："序消中-1.1系统设计1.1总体设计方案题目要求设计个简易数字信号传输性能分析仪，实现数字信号传输性能测试：同时设计T个低通戏波器和一个伪随机信号发生器来模拟传输信道.伪随机信号发生器数字信号发生器信析字分路数号电rai1.尚j数字信号内检性俺分析仪框图总体方案选择与论证方案：用FPGA可编程逻辑器件作为限制及为据处理的核心,在发送端产生数字信号，发送过程中数字信号通过低通注波甥，并用IOM伪随机码进行冷定处理后，模拟加性噪声，伪题机码会加在通过低通注波器的数字信号上,用三种不同的低通注波器模拟三种不同的信道，在接收端进行肯定的数字信号处理，最终输出用示波器来推断传输性能.K系统框图如图1-3,图12方案一系统框图方案二：采纳80C51单片机为限制核心，其系统框图如图1,对输入信号进行放大或衰M后，用外接触发电路产生触发信号，通过A/D转换将模拟信号转换成数字信号，再通过单片机将数据锁存至外部RAM,然后由单片机限制将数据送至D/A输出.IS1-3方窠：系统也图这种方案结构较为简沽，但在满意甥目的实牌采样频率的要求下，A/D的嫉高采样速度达IMHZ,由一般单片机干脆处并这样逑率的数据难以胜任，柔纳高档单片机甚至采纳DSP芯片.将大大增加开发的雄度.而且目前常用的外接RAM芯片时钟周期一股为40MHZSOMHz.难以达到高速的要求.由于FPGA可在践编程，因此大大加快了开发速度，电路中的大部分设轨限制功能都由单片FPGA完成，多个功能模块如采样频率限制模块、数据存储模块都架中在单个芯片上,大大简化了外用快件电路设计,增加/系统的检定性和军靠性.FPGA的高速性能比其他限制芯片更适合于高速数据采佻和处埋.综上所述比较可知，方案一既可满意题设范本要求又能充分发挥扩展部分，电路荷衲，易于限制，所以采纳该方案。1.2理论分析与计算1.2.1低通滤波器设计题目要求设计三个低通泄波器，用来模拟传输信遒的幅频特性。并且要求每个泄波器带外衰减不少于40Db十倍旅程：源波涔的通常增益在0.20.4范阚内可调。三个泄波潺的极止频率分别为100KHz.200K1.1.z,500KHz,裁止领率误差肯定值不大于10%.一阶有源低通泄波涔电路局沽，篇频特性衰M斜率只有-20dB十倍频程，因此在旁边选择性差，希望衰减斜率越跳越好，只有增加沌破器的阶效来实现.为达到跑目要求.采纳三阶低通滤波器来实现其功能.下面是设计的截止版率分别为100KHz.30CKHz,500K1.1.z的三个满意要求的谑波器原理图.图1-4浊波得1被止频率100MIz调帼电路在低通泄波器之后，加一个网帼电路.网制信号Y2.调幅电路区理图如下.ra-7UI福电路m序列数字信号m序列是最长线性移位寄存器序列，它由带非统性移位寄存器产生冏期最长的一种用列.以下是m序列产生的原理框图，详细生成方法及其过程，图1-3线性反例!格也寄存沿设n组移位寄存器的初始状态为；，经过次移位后，状态变为。经过n次移位后.状态为,图3-1所示就是这一状态.可移位一次时,移位寄存器左端新得到的输入,按图中线路连接关系，可以写为dn=cdn-1(jfizdn2.)Ct砂c”d"_X；TCid"-«模2)因此，一般来说，对于Rf1.意一状态,有dk。：IC1.dk«递推方程)现在珞它用下列方程式示：f(×)=co+CIX+C2X2+.+cnx"=".OCiX1.特征方程这一方程称为特征方程.同样，我Q也可以将反制移位寄石器的输出序列用代数方程表示为：GM=o+dix+d2xz+-.+(irx,'=E：_OakX1.t(母函数)用这三个式子来分析移位寄存器。同步信号提取M序列的一个特性为0,1出现的概率基本一样，故可通过对0,1出现的概率来进行频率估计，从而锁定频率，并利用M序列的码序列的上升沿，进行相位的同步，从而能提取出时钟信号。眼图显示方法眼图是在时域进行的用示波甥显示二进制信号波形的失口效应的测照方法,题目要求利用数字信号发生渊产生的时钟信号进行同步,显示数字信号的信号眼图并测试眼图幅度。视察眼图的方法是：用一个示波器踏接在接收沙波器的输出玷，然后调整示波器扫描周期使示波涔水平扫描周期与接收码元的周期同步，这时屏舞上看到图形像人的眼I1.k故称为“眼图”。从“限图”上可以视察T码间以扰和噪声的影响,从而估计系统优劣程度，另外也可以用此图对接受涉波器的特性加以调整,以削减码间母扰和改善系统的传怆性能.It1.1-9IUW唯切斯特编码应I1.要求数字信号发生器输出的采纳晚切斯特编码.3)不归零制编码(b)曼彻斯特编码(自同步)(C)微分曼彻斯特编码O'1'OI0：1'0»11J¾FAj三w三kidI1.1.1.1.ieiIII11111IIIB<111MM曼切斯特编色图由于亚彻斯特眄采纳跳变沿来表示O或I.与:进制码相比.具有如下优点:I、波形在冷位元中间都有跳变,因此具有丰富的定时信息.便于接收端提取定时信号.若我纳二进制传辎.当出现连续的。或I时.则无法区分两位元之间的边界.2、小于9WJ斯特内在每一位元中都有电平的转变.因此.传尬时无点流重出.可降低系统的功耗.而对于二进制波形,当出现连续的I时,将有直流电盘的产生得3、蛀彻斯特码传输方式特别适合于多路数据的快速切换.1.3方案论证与选择限制部分选择方案一：选择加入一个单片机做为处理零,这种方案当然可以发挥处理概自身的优势.实现收提限制,但是一般的单片机无法实现高速的数掘处理，且自身的资源有限,满度同时处理大量的数据要求，若选用高档的单片机则过于昂贵，F1.性能提升不明显，性价比太低所以此方案不行选.方案二：采纳FpGA内部逻辑和N1.oS核来实现,这样简洁实现限制与数据的处理.果纳FP（；A内部逻辑电路来实现,一方面充分发挥硬件的电路的执行的高速，二者结合，优势互补。电路中的大部分逻辑限制功能都由单片FPGR完成，多个功能模块如采样频率限制模块、数据存储模块都集中在单个芯片上，大人简化了外困硬件电路设计，增加了系统的柩定性和牢推性.据此，我们选择了方案二。数字信号发生器的方案论证与选择方案一：M序列的产生.可以用数字窠成逻辑电路实现,但用集成块做，不仅困难,而口由于要用到多个触发器.电路军应性差.方案二：采纳FPGA来产生M序列,不仅实现相对简洁.而且稔定高,版率打算确高.故采纳FPGA来产生M序列.2、信号输出部分方案一：采纳单一塔的电压放大电路，要变更放大倍数时，则需果纳切换外部电阻的方式,这种方式每一种增益都须要一套不同的电阻.因此只能有行限的几种增益,电路结构和切换过程都较困难,而且切换速度慢.运用也不便利,切换不同的电阻还可能使放大器的输入阻抗发生变更，从而影响精度。方案二：采纳低噪声高精度的运放OPA37,0PA37是一种低噪声且由电压限制的增益放大落.通过线性电阻的调解,可以实现连续幅度的可谓,完全可以渤意本方案的要求.3、显示部分方案一：数码管显示，由于本超要求实时故示输出信号的类型、帕度、频率和版率步诳值等,而数码管不能显示字符.方熨：；1.ED点阵显示，1.ED点阵显示虽然能显示字符和数字，但显示效果不好，且不易编程。方案三：1.CD液晶显示，1.CD液晶不但能显示字符和数字,而且显示效果较好，简洁编程实现.低通滤波器设计方案论证与选择滤波器的功能是从箱入信号中选出有用的领率伯号使其顺当通过，而将无刖的或干扰的频率信号加以抑制，起衰减作用，浊波器在无线电通讯、信号检测和门动限制中财信号处理、数据传送和干扰抑制等方面获得广泛应用.前面所分析的谑波电路，均由无滤元件R、I.、C组成，称为无源源波器。自从集成运放组件发展以后，沌波器采纳有海器件集成运放和元件R、C组成，称为有源谑波器，它与无源港波器相比，具有一系列优点。由于电路中没有电整和大电容元件，故体积小、£«.另外由于集成运放的开环增益和输入阻抗高、给出阻抗低可疑行电压放大作用和肯定的带我实力.但其缺点是集成运放领率带宽不够意向，因此有海避波器只能在有限的领带内工作.-般运用领率在几千杯以下，而当频率高于几千赫时,常采纳RC无源沌波器效果较好，方案一：阶低通有源浊波器一阶低通漉波电路由简洁RC网络和运放构成,如下图所示。该电路具有泄波功能还有放大作用，带负或实力较强，图2-2一附低通学源泄波电路方案二:二阶低通有魂滤波电路一阶有源低通滤波电路的洁.福频特性衰减科率只有20dB十倍颇程，因此,在八处旁边选择性差，希望衰减斜率越陡越好，只有增加泄波器的阶数来实现。二阶有源低通/波电路如图3-27所示.2 .单元电路设计2.1 数字信号发生器的设计此系统基于FPGA技术设计信号发生器,在QUartUS软件平台上设计.定制器件的过程是采纳VHD1.语古.同样的，加法器，寄存器的文本设计始入也是采朗IVHD1.语古.羟过综合，适配,仿此之后下软到开发板中实现波形数据的输出（经1/。口输出）。2.2 伪随机信号发生器设计伪随机信号的产生也是经过FPGA的IJ性移位寄存器产生，又要求幅度可调，故加了一级射陆,同时便于后面加法电路的驱动,他度调整电路则下：图2-4伪防机信号发生JK电路2.3 数字信号分析电路首先利用峰色检波电路.峰值检波电路是能记忆信号蜂值的电跖，其输出电压的大小始终追的输入信号的煤值，而且保持在输入信号的最大*值.通过对最大值的悔测，然后分不送入比我器的反相端,从而实现数字信号的噪声过谑，实现电路原理图如下“RtSW-Ah152-5峰值柱波摩理图采纳1.M3U同相端输入有噪声的通过低通信号的数字信号，进行比较来啾声的过池，比较器接成迟凝比较形式，使波形的效果更好,同时可以调整R5来进行来调整反馈比例，图2Y比较器3 .软件设计程序由C语言编写，可实现数字信号发生器，伪髓机信号发生器的设计e主要流程图如下。图37整体软件流程图4 .系统测试4.1 数据率测试H1数据率测试显示(kbps)数据率(kbps)数据误差R)1010.0002020.0003030.120.4W10.OO05049.750.56060.240.47070.420.68080.0009090.250.210099.600.44.2 滤波器测试测试条件,福度2.5V正弦波.代2泄波器测试滤波器1(截止频率100KHz)沙波器2(故止频率200KHz>泄波器3(故止频率500KH力十倍频程衰<<iB)-14-41-40截止翔奉(KHZ)93190470增益频率误差盘)71064.3伪随机码测试5.结论设计采纳FPGA最小系统为限制核心,本设计制作完成了题目要求的基本部分的全部要求和发挥部分的大部分要求，达到谀计要求.通过测试，系统不但完成了基本要求，也完成了发挥部分的要求。经过几天的努力实践.不断的测试.不阍的改进电路和程序.我们最终掰满完成r设计任芬.在设计过程中，我们不仅仅使自身水平得到了检始.史卡要的是学到许多课本上没有的学问，使自己得到了进,步的提高，同时也特殊惬谢各位老师和同学的柄助和支持，使我们这次设计能够电当完成。参考文献通梢原理.樊吕信著,北京.国防工业出版社，2024年;M高领电路原理与分析3曾兴雯著.西安，西安电子科技高校出版社，2024年：数字信号处理赵春蹿著,电子工业出版社,2024年1电子技术基础模拟部分康华光著.华中理工高校电子学探讨型.高等教化出版社.1998年；附录1：主要元器件清单OPA37低噪声拓精度运放1片THS4011邮高速运放1片T1.O82高精度运放3片1.M311鬲敏捷性电压比较器1月电阻若干电容若干电位器若干附录2：仪器设备清单1低频信号发生渊2数字万用友3数字示波器4稔球电网附录3：原理图清单附录4：程序清单/利用FPGA产生数字信号m序列/1.ibraryicce;useiccc.std_1.ogic_1.I64.a1.1.;useie>ee.s(djogic_unsigned.a1.kentitynisPOrt(c1.k.rd:instdjogic;-resecinsid_1.ogic;Q:outs1.dogic)：endentitym;archi1.cc1.urvbhvofiniscomponentdff1.p<Mt(rd.d.c1.k:ins(dJogic;q:outstdogicendcomponent;signa1.da1.a:s1.d_1.ogi_v<xtor(8downtoO)=,'(XXKXXKXK)"begin-da1.a<=M100O1.1IO,whenM=U-e1.seNU1.1.:g1.:fbriin0(o7generatediffx:dff1porimap<rd.data(i)x1.k.dau(i÷1)：endgenerateg1:PnKcSS(C1.k)begin.daia<="IO1.1.1.OI"ifrising-edgdc1.k)thenifdata=,<KXK)U()U(X),thendata(O)<=,;e1.seda(a(0)<=da1.a(8)xorda1.a(4)xorda1.a(3)xorda(a<2)xorda1.a(0);endif:endif;endprocess;Q<=da1.a(0);endhhv;户”伪的机码的产生程序“/肥，-thisisnarraygenate1.ibraryieee;useieec.s(dogic_1.164.id1.:usei0ec.stdJogic_unsigncd.a1.1.;entitywmisport(c1.k.rd:insd-1.ogic;-rese1.ins1.dOgic:Q:outstd-1.ogic)：endentitywm:archi(ecubhvofwiniscomponentdfTIpot(rd.d.c1.k:ins(d_1.ogic;q:outstd_1.ogic)；endcomponent:signa1.data:sid_1.ogic_vec(ort12dow11o0):="OoOoOoooooo(XT;begin-data<=M1.(XX)1.1.1.01Mwhenrd=V-e1.seNU1.1.;g1.:ibriin0to11generatedifTx:dfriportmap(rdJata(i).c1.k.dau(i÷I);endgenerateg1:pnocess(c1.k)begin-data<三,10001110ifrising_edge(c1.k)thenifdata=*,(KXXMK)U(XMX)(X)"thendata(O)<-;e1.sedata(0)<=daa(12)xor<hca(5)xor<h(a(4)xordata(1)xor<hta(0);endif;endprocess:Q<=data(0);endbhv;