基于某FPGA地彩灯控制器设计.doc

彩灯与数码管显示控制摘 要随着科技的开展 , 在现代生活中, 彩灯作为一种景观应用越来越多。而在电子电路设计领域中，电子设计自动化(EDA)工具已成为主要的设计手段，VHDL语言如此是EDA的关键技术之一，它采用自顶向下的设计方法，即从系统总体要求出发，自上至下地将设计任务分解为不同的功能模块，最后将各功能模块连接形成顶层模块，完成系统硬件的整体设计。本文介绍了基于EDA技的多路彩灯控制器的设计与分析。在MAX+PLUSII环境下采用VHDL语言实现，论述了基于VHDL语言和FPGA芯片的数字系统设计思想和实现过程。电子设计自动化技术EDA的开展给电子系统的设计带来了革命性的变化，EDA软件设计工具，硬件描述语言，可编程逻辑器件使得EDA技术的应用走向普与。FPGA是新型的可编程逻辑器件，采用FPGA进展产品开发可以灵活地进展模块配置，大大缩短了产品开发周期，也有利于产品向小型化，集成化的方向开展。关键词: VHDL 彩灯 仿真1、概述1.1、设计目的：设计一个彩灯控制器，使彩灯LED管可以实现彩灯逐渐增多与两种不同频率的闪烁，有复位开关。整个系统有四个输入信号clk，option，fan，clr，三个输出信号控制俩个八路彩灯与数码管显示。option的上下电平控制彩灯闪烁的快慢，fan的上下电平控制彩灯的逐渐增多减少。1.2、设计要求：u 掌握FPGA 的程序设计方法。 u 掌握硬件描述语言语法。 u 程序设计完成后要求在软件中实现功能仿真。2、系统设计2.1、设计原理：整个系统共有四个输入信号：基准时钟信号clk，系统清零信号(复位信号)clr，彩灯节奏快慢选择开关option；共有3个输出信号ledout7.0，shuguan6.0，doubleled7.0，分别用于控制彩灯与数码管的显示。据此，我们可将整个彩灯控制器CDKZQ分为四大局部：彩灯把戏控制局部、分频局部、定时局部和计数局部。当各个模块均完成上述操作之后，形成最后的彩灯显示系统，并且进展仿真。仿真通过，即可下载到指定的FPGA芯片里面，并进展实际连线，进展最后的硬件测试。把分频局部的不同频率的时钟信号CP输送到计数局部 ,从而控制彩灯闪烁速度的快慢 ,定时局部控制每种速度维持的时间长短。原理图模块原理图管脚图22、设计方案：在电路中以 1 代表灯亮，以 0 代表灯灭，由 0、1按不同的规律组合代表不同的灯光图案,同时使其选择不同的频率,从而实现多种图案多种频率的把戏功能显示。在该电路中只需简单的修改程序就可以灵活地调整彩灯图案和变化方式。下面就以一个彩灯控制系统的实现为例进展简单说明。此彩灯控制系统设定有两种把戏变化 。彩灯图案状态变换的速度有快、慢两种。3、程序仿真图start pilation先编译generate functional simulation netlist然后生成功能仿真网络表assignmentssettingsimulation setting设置成功能仿真然后新建一个vector waveform file 通过viewutility windows-node finder 把输入输出管脚添加进波形仿真图里 点击start simulation得到仿真图WAVEFORM1:4、实验结果分析实验明确 ,此设计方法能够满足多种不同把戏彩灯的变化要求 ,并且该方法便于扩展不同变化模式的彩灯把戏，同时又实现了彩灯的两种不同频率的闪烁。如果不按任何按键时候，灯就按四种把戏顺序循环跑，如果按下某个键再松开，比如按下C键然后松开，那么不管之前灯跑到哪个把戏，按键后灯就会从C代表的把戏处开始跑，然后是D把戏，然后是A把戏，依次循环。但是A,B,C,D认为是按下会弹起的按键，因为这个程序里，如果一直按着按键不松手，会导致灯只是反复跑一个把戏。比如按着B键不松手，那么就会反复跑B把戏。还有不能允许同时按下两个键，三个键，4个键，也就是说，同一时刻ABCD只能有一个是高电平，否如此会出错，因为这个程序并没有防错机制。5、心得体会本次设计的课题是彩灯控制器的设计，当拿到这个课题的时候经过分析就知道关键是计数器和分频器的使用，分频的方法有很多种，对于同一种功能的实现，用VHDL可以采用多种方式进展描述，每种方式之间各有优劣，本次设计只采用了其中较简单的一种，应尽量用最简洁的语言写出所需功能的程序。   通过这次课程设计对技术有了更进一步的熟悉，VHDL 语言和语言等其他语言还是有很大的区别。VHDL是EDA技术的重要组成局部，其具有与具体硬件电路无关和与设计平台无关的特性，并且具有良好的电路行为描述和系统描述的能力，并在语言易读性和层次化、结构化设计方面，表现了强大的生命力和应用潜力。其主要的也是最大的优点就在于设计者可以专心致力于其功能的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。在实际操作中发现设计和课本上的知识有很大联系，但又高于课本，一个简单的原理要把它应用以与和其他功能综合起来就有些困难。通过设计也巩固了我们的书本知识以与通过借阅书籍和上网查找资料，也丰富了自己对的了解。6、致谢7、参考文献1 周润景.基于Quartus的FPGA/CPLD数字系统设计实例M.电子工业.2007,82 潘松 黄继业.3 林明权 马维旻 VHDL数字控制系统设计X例.电子工业2003,14 褚振勇. FPGA设计与应用第三版M.某某电子科技大学.2012,48、附录彩灯显示控制器的源程序library IEEE;use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Unment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.Vponents.all;entity colorled is Port ( clk : in STD_LOGIC; clr : in STD_LOGIC; option : in STD_LOGIC; fan:in std_logic; ledout:out STD_LOGIC_VECTOR(7 downto 0); shuma:out std_logic_vector(6 downto 0); doubleled:out std_logic_vector(7 downto 0);end colorled;architecture rtl of colorled isponent timer isport( clk : in std_logic; clr : in std_logic;option : in std_logic;fan:in std_logic;fanout:out std_logic;clkout : out std_logic);end ponent timer;ponent shower isport( clk : in std_logic; clr : in std_logic;fanin:in std_logic;ledout:out std_logic_vector (7 downto 0);shuma:out std_logic_vector(6 downto 0);doubleled:out std_logic_vector(7 downto 0);end ponent shower;signal clk_tmp:std_logic;signal fan_tmp:std_logic;beginU1:timer port map(clk,clr,option,fan,fan_tmp,clk_tmp);U2:shower port map(clk_tmp,clr,fan_tmp,ledout,shuma,doubleled);end rtl;以上为顶层文件代码以下为分频计数模块与彩灯显示控制模块的代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Unment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.Vponents.all;entity timer is Port ( clk : in STD_LOGIC;-时钟 clr : in STD_LOGIC;-复位 fan:in std_logic; fanout:out std_logic; option : in STD_LOGIC;-快慢分频 clkout : out STD_LOGIC);-输出时钟end timer;architecture rtl of timer issignal clk_tmp:std_logic;signal fan_tmp:std_logic;-signal counter:std_logic_vector(1 downto 0);-计数器signal counter:integer range 0 to 16000000;beginprocess(clk,clr,option)begin if clr='1' then clk_tmp<='0' counter<=0; elsif clk'event and clk='1' then if option='0' then -四分频 if counter=16000000 then counter<=0; clk_tmp<=not clk_tmp;else counter<=counter+1;end if; else -八分频 if counter=8000000 then counter<=0; clk_tmp<=not clk_tmp;else counter<=counter+1;end if; end if; end if;end process;-begin- if clr='1' then- clk_tmp<='0'- counter<="00"- elsif clk'event and clk='1' then- if option='0' then -四分频- if counter="01" then- counter<="00"- clk_tmp<=not clk_tmp;-else- counter<=counter+'1'-end if;- else -八分频- if counter="11" then- counter<="00"- clk_tmp<=not clk_tmp;-else- counter<=counter+'1'-end if;- end if;- end if;-end process;clkout<=clk_tmp; -输出分频时钟fan_tmp<=fan;fanout<=fan_tmp;end rtl;library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Unment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.Vponents.all;entity shower is Port ( clk : in STD_LOGIC; clr : in STD_LOGIC; fanin:in std_logic; ledout:out STD_LOGIC_VECTOR (7 downto 0); shuma:out std_logic_vector(6 downto 0); -8位彩灯输出 doubleled:out std_logic_vector(7 downto 0);end shower;architecture rtl of shower istype states is (s0,s1,s2,s3,s4,s5,s6,s7); -Moore状态signal state:states;beginprocess(clk,clr,fanin)begin if clr='1' then state<=s0; ledout<="00000000" doubleled<="00000000" shuma<="0000000" elsif clk'event and clk='1' then case state is when s0=> if fanin='1' then state<=s7; ledout<="11111110" doubleled<="11111110" shuma<="1111001" else state<=s1; ledout<="00000000" doubleled<="00000000" shuma<="0000000" end if; when s1=> if fanin='1' then state<=s0; ledout<="00000000" doubleled<="00000000" shuma<="0000000" else state<=s2; ledout<="10000000" doubleled<="10000000" shuma<="1111000" end if; when s2=> if fanin='1' then state<=s1; ledout<="10000000" doubleled<="10000000" shuma<="1111000" else state<=s3; ledout<="11000000" doubleled<="11000000" shuma<="0000010" end if; when s3=> if fanin='1' then state<=s2; ledout<="11000000" doubleled<="11000000" shuma<="0000010" else state<=s4; ledout<="11100000" doubleled<="11100000" shuma<="0010010" end if; when s4=> if fanin='1' then state<=s3; ledout<="11100000" doubleled<="11100000" shuma<="0010010" else state<=s5; ledout<="11110000" doubleled<="11110000" shuma<="0011001" end if; when s5=> if fanin='1' then state<=s4; ledout<="11110000" doubleled<="11110000" shuma<="0011001" else state<=s6; ledout<="11111000" doubleled<="11111000" shuma<="0110000" end if; when s6=> if fanin='1' then state<=s5; ledout<="11111000" doubleled<="11111000" shuma<="0110000" else state<=s7; ledout<="11111100" doubleled<="11111100" shuma<="0100100" end if; when s7=> if fanin='1' then state<=s6; ledout<="11111100" doubleled<="11111100" shuma<="0100100" else state<=s0; ledout<="11111110" doubleled<="11111110" shuma<="1111001" end if;end case; end if;end process;end rtl;