非常实用的PCB可靠性设计规范EMC.docx

印制电路板设计规范基本要求目次目次1前言错误!未定义书签。1范围92规范性引用文件93 术语和定义93. 1同步动态随机存储器(SynchronousDynamicRandomAccessMemory)94. 2双倍速率SDRAM(DOUbleDataRateSDRAM)95. 3四倍数据流SDRAM(QUad-DataRateSDRAM)96. 4快速随机访问存储器(fastcyclerandomaccessmemory)97. 5RUMBUSDRAM98. 6抖动(Jitter)109. 7容性耦合(Capacitivecoupling)1010. 8感性耦合(Inductivecoupling)1011. 串扰(CroSStaIk)1012. 10偏斜(SkeW)1013. 11建立时间(setuptime)1014. 12保持时间(holdtime)1015. 13传播延迟(Propagationdelay)1016. 14飞行时间(Flighttime)1017. 15模拟信号(AnaIogsignal)1118. 16数字信号(Digitalsignal)1119. 17爬电距离(CreePageDistance):1120. 18电气间隙(CIearanCe)114 PCB约束规则114.1 物理约束规则11间距11线宽12过孔大小13特殊区域规则134. 2电气约束规则135电平和接口145. 1LVTTL145.2LVCMOS155.3GTLGTL+15GTL特性16GTL+特性17互连拓扑175.4SSTL19特性19兼容电平（端接方式）195. 5HSTL22特性22兼容电平（端接方式）235.6LVDS251.VDS参数251.VDSConfigurations26PCB走线要求27端接29BLVDS29MLVDS30PECL311.VPECL参数31PECL之间的接口34PCB走线要求345.7 CML35CML参数35CML之间的接口359LVDSPECL和CML的接口361.VPECL与LVDS的接口36布局布线要求376存储器电路376. 1SDRAM37SDRAM引脚说明与结构框图37SDRAM的时序分析与计算38端接40SDRAM的PCB布线要求416.2DDR41DDRSDRAM引脚说明与结构框图41DDR的时序分析与计算42端接46DDR的布线要求476. 3QDRSDRAM48QDRSDRAM引脚说明与结构框图48QDR存储器的时序分析与计算50端接50QDR存储器的布局布线要求516.4FCRAM52FCRAM引脚说明与结构框图52FCRAM时序分析与计算53FCRAM端接的选择53FCRAM布局布线要求546. 5RAMBUSDRAM55RAMBUSDRAM引脚说明与结构框图55RDRAM的时序要求57RDRAM的布局布线要求617时钟电路657. 1时钟电路的基本原理66晶体(crystal)和晶振(OSCiIIator)66时钟驱动器67时钟锁相环67时钟信号的端接687.2 时钟电路的布局737.3 时钟电路的布线738模拟和数模混合电路768.1 通用数模混合电路布局布线要求768.2 DAC转换器76DAC转换器原理76PCB设计788.3 ADC转换器原理79ADC转换器原理79PCB设计808.4 音频电路80时钟信号80电源供电电路（地、电源平面的分割）80按键开关噪声81电磁干扰818.5 视频电路81时钟电路81电源供电电路（地/电源平面的分割）82其他布线要求829常用电源电路布局布线829. 1线性稳压电源（LDO）82性能指标83电路原理方框图83外围电路布局要求83外围电路布线要求84典型电路分析849.2 开关电源85性能指标85电路原理方框图86外围电路布局要求86外围电路布线要求86典型电路分析879.3 通讯电源模块88性能指标88电路原理图88外围电路布局要求89外围电路布线要求89典型电路分析9010以太网9010. 1兼容性接口概念介绍9011. 2100BASe-T型IOoMb/s基带网络介绍9110.3MII92Mn接口的特点92SMII92SSMII94H光模块电路9512. 1器件选型和PCB板材9511 .2器件布局9512 .3PCB布线9612 接口电路9612.1 1El接口96电路布局、布线和接地9712.2 电话口98网络终端的电话口98公务接口9912.3 网口IOl电路101电路布局、布线101电源和地层的连接10313 附录10313.1 1走线的载流实力10313.2 过孔和电流的关系10513.3 平安间距107印制电路板设计规范一一基本要求1范围本标准规定了PCB设计过程中必需遵守的各项基本要求。本标准适用于公司EDA设计。2规范性引用文件3术语和定义下列术语和定义适用于本标准。3.1 同步动态随机存储器(SynchronousDynamicRandomAccessMemory)同步动态随机存储器(SynchronousDynamicRandomAccessMemory)的简称是SDRAM。，同步是指时钟频率与CPU前端总线的系统时钟频率相同,并且内部的吩咐的发送数据和数据的传输都以它为准；动态是指存储阵列须要不断刷新来保证数据不丢失；随机是指数据不是线性一次存储，而是自由指定地址进行数据的读写。3.2 双倍速率SDRAM(DoubleDataRateSDRM)双倍速率同步动态随机存储器(DoUbIeDataRateSDRAM)简称DDRSDRAM,DDRSDRAM在原有的SDRAM的基础上改进而来。DDRSDRAM可在一个时钟周期内传送两次数据。3.3 四倍数据流SDRAM(Quad-DataRateSDRAM)四倍数据流SDRAM(Quad-DataRateSDRAM)简称QDRSDRAM,是在DDRSDRAM的基础上发展起来的存储器。与DDRSDRAM或SDRAM不同的是，QDRSDRAM可在一个时钟周期内传送四次数据(两次读与两次写数据)。3.4快速随机访问存储器(fastcyclerandomaccessmemory)快速随机访问存储器(fastcyclerandomaccessmemory)简称FCRAM,创建性地把DRAM型器件的密度优势与高速SRAM相对应的随机周期时间性能结合在一起。3.5 RUMBUSDRAMRUMBUSDRAM简称RDRAM,是Rambus公司开发的具有系统带宽的新型DRAM,它能在很高的频率范围内通过一个简洁的总线传输数据。RDRAM更象是系统级的设计，它包括下面三个关键部分：(1)基于DRAM的RambUS(RDRAM)；(2)RambusASICcells(专用集成电路单元)；(3)内部互连的电路,称为RambUSChannel(RanIbUS通道)。3.6 抖动(Jitter)脉冲的输出边缘与其志向位置的偏差。从产生缘由上可分为两种基本类型：随机抖动和非随机抖动(即确定性抖动)，总抖动为两者之和。从表现形式上可分为三种基本类型：周期差抖动(Cycle-cyclejitter)周期抖动(Periodjitter)长期抖动(LOng-termjitter)o3.7 容性耦合(Capacitivecoupling)容性耦合，即电场耦合，引发耦合电流，干扰源上的电压变更在被干扰对象上引起感应电流而导致电磁干扰。3.8 感性耦合(Inductivecoupling)感性耦合，即磁场耦合，引发耦合电压，干扰源上的电流变更产生的磁场在被干扰对象上引起感应电压从而导致的电磁干扰。3.9 串扰(Crosstalk)容性耦合信号和感性耦合信号统称为串扰。3.10 偏斜(Skew)同时发生的两个信号在到达时间上的差异，包括驱动器件自身的输出偏斜(内部偏斜)和由电路板线路的布线差异引起的电路板延时的差异(外部偏斜)。偏斜通过变更时钟边沿的到达来干脆影响系统时序裕度，系统工作速度越高，偏斜在时钟周期占用比例越大，此时必需将时钟偏斜减小3.11建立时间(setuptime)建立时间是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，假如建立时间不够，数据将不能在这个时钟上升沿被打入触发器。3.12保持时间(holdtime)保持时间是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，假如保持时间不够，数据同样不能被打入触发器。3.13 传播延迟(Propagationdelay)信号在传输线上传输的延时称为传播延迟。3.14 飞行时间(Flighttime)飞行时间包含了传播延迟和信号上升沿变更两部分。3.15 模拟信号（Analogsignal）是时间连续、数值也连续的物理量，它具有无穷多的数值。常为人们所熟知的很多物理量例如，温度，压力，速度，声音，重量以与位置等均是属于模拟性质的。而对于周期性模拟信号的基本参数之一是频率（f）,也可用周期（T）来表示。两者之间的关系是f=lT°3.16 数字信号（Digitalsignal）是时间上和数值上都是离散的,常用0和1来表示（即逻辑0和逻辑1）。能将模拟信号转换成数字信号的电路，称为模数转换器（简称A/D转换器AnalogtoDigitalConVerter的缩写）；反之，而能将数字信号转换成模拟信号的电路，通常称为数字转换器（简称D/A转换器DigitaltoAnalogConverter的缩写）。3.17 爬电距离（CreePageDistance）:设备中两导体间或一导体与搭接件之间沿着绝缘表面的最短距离。3.18 电气间隙（ClearanCe）设备中两导体间或一导体与搭接件之间通过空气的最短距离，即二者的视线距离。4PCB约束规则布局布线时不仅要满意PCB制造和组装的工艺要求（通常所指的物理约束规则），如最小线宽、线间距、过孔大小等，同时还要满意不同网络的布线要求，如电源网络要求有足够的线宽以满意电流的要求，在BGA区域有时则要求有比较细的走线和较小的过孔。此外还有包括一些电气要求，比如阻抗限制、信号时序要求等（通常所指的电气约束规则）。物理约束和电气约束构成了设计约束。对于简洁的设计，约束规则可以依据工艺要求和网络的电气属性等做出。对于困难的设计，出于对信号完整性和EMC设计的考虑，往往须要结合仿真工具来获得约束规则，并通过约束管理器来进行规则设置。4.1 物理约束规则物理规则设置主要从四个方面着手，间距、线宽、过孔和特殊区域规则。4.1.1 间距间距指的是PCB上两个元素之间的距离，这个距离通常是两个元素边缘距边缘的距离，不是中心至中心的距离。一般须要设置的间距规则有：焊盘到焊盘间距、线到焊盘间距、线到过孔间距、线到线间距等等。目前PCB供应商批量板的最小间距可以做到5mil,内层甚至可以做到4mil的间距。在设置间距规则时，不能将全部的间距都设置到5mil,而是要参照印制电路板设计规范一一工艺性要求要求的那样“在组装密度许可的状况下，尽量选用较低密度布线设计，以提高无缺陷和牢靠性的制造实力。”布线密度一般的板将间距设置成8mil,超高密度板设置到5mil,低密度板设置到IOmil左右。另外，大面积铜箔（ShaPe）的间距和测试点的间距与其它的间距不同须要另外再设置。除了满意工艺性要求之外还要满意平安性设计要求。4.1.1.1 焊盘、过孔和线间距布线密度一般的板将间距设置成8mil,超高密度板设置到6mil甚至5mil,低密度板设置到IOnIiI左右。对于一些时钟和模拟信号等易干扰网络则须要将这些信号依据3W原则进行约束。4.1.1.2 铜箔间距考虑到表层铺铜在进行手焊的时候简洁和器件焊盘发生短路，并且铜箔离信号线过近可能给信号线带来串扰，并影响信号线的阻抗。所以铜箔的间距设置须要加大至12Inil以上。对于内层的铺铜则须要参考印制电路板设计规范一一工艺性要求，尽量选用较低密度布线设计，以提高无缺陷和牢靠性的制造实力，8mil以上的间距是必需的，可以和外层一样采纳12mil间距进行设计。4.1.1.3 测试点间距测试点的间距规则须要参考规范04.100.3印制电路板设计规范一一生产可测性要求的内容进行设计。其中，应当优先依据举荐值进行约束，当举荐值不能满意要求的时候，则局部地方再依据最小值进行约束。4.1.2 线宽线宽的设置通常要考虑阻抗、过电流等因素，一般信号通常设置成6mil8mil左右，对于终端产品和甚高密度板可以设置成5mil左右。电源和地信号的线宽通常依据下面的估算方法:外层铜厚Ioz时lA/mm线宽，内层0.5Amm线宽，短线电流加倍。不过，对于电源和地信号的去耦合电容和一些上、下拉电阻来说，电流不是很大，可以将这些线宽设置成12mil15mil0具体请参考附录1走线的过电流实力。1Oz（盎司）=35Um=35*10-6m4.1.3 过孔大小统一选择公司标准库中的过孔，选择过孔的时候须要参考工艺性要求和PCB供应商的生产实力，通常孔径板厚比不能小于1：10,选用小的过孔可以削减设计的工作量，但是由于供应商的工艺实力不高，会导致PCB缺陷率高，牢靠性也会降低。所以，选择适当的过孔很重要，对于2mm板优选公司库中0.25mm孔径的过孔，高密度板则选用或者局部选用0.2mm孔径的过孔，特殊区域的则可以选择更小的过孔或者运用盲、埋孔。同时在PCB设计中尽量削减过孔的种类，以提高可制造性。电流较大的网络，比如电源模块的输入、输出等信号须要运用较大的过孔或者采纳多个过孔连接，过孔的承载电流的实力依据这个格式进行简洁估算：D=W/,这里，人可以约等于3,W为线宽。可见，为了承载相同的电流值，过孔的直径至少应为线宽的l3o因为过孔的沉铜厚度一般为20m,稍大于0.50Z,所以，应选用0.50Z的表层布线载流实力。以上估算，仅考虑了自然冷却、通孔的状况，没有考虑过孔的层间传热效应，对于其它较为困难的状况，如盲、埋孔等亦没有考虑，如要精确计算出准确的温度场分布图，须要借助专业的热场仿真工具。具体请参考附录2孔的过电流实力。4.1.4 特殊区域规则很多时候设计中不同的区域有不同的走线要求，比如对于BGA封装芯片下方的走线，则希望具有更窄的线宽，更小的间距以与运用特殊的过孔。对于这些区域可以将其定义为特殊的约束区域，并设定特殊的布线规则。4.2电气约束规则电气约束集用于制定单个网络电气行为的规则，例如时序要求，噪声容限等。一般状况下只有在涉与到高速走线信号完整性问题时才进行电气约束设置。对于高速走线的判定，可以参考下面的建议。对于数字电路，当驱动器件的上升时间(tr)与下降时间(tf)中的较小者小于信号传输线延迟时间的6倍时，应称为高速电路。对于模拟电路，当驱动器件的上升时间(tr)与下降时间(tf)中的较小者小于信号传输线延迟时间的12倍时，应称为高速电路。Tpd为传输线传输延迟，单位为ns长度(或ps长度)。将1/6tr的等效传输线长度作为高速数字电路的判别长度Ld；将1/12tr的等效传输线长度作为高速模拟电路的判别长度Lao假设不存在负载的分布电容，以FR4作为介质，外层传输线Tpd取5. 82psmm,内层传输线Tpd取7.076psmmo下表1为高速电路的参考界定表。当信号线长度大于表1中对应的值时，界定为高速电路。表1高速走线的界定参考tr(ns)数字电路模拟电路内层Ld(mm)外层Ld(mm)内层L(mm)外层U(HUn)8.55117.5143.158.871.6370.585.935.343123.528.611.814.30.614.117.278.60.255.87.233.60.12.42.91.21.4目前常用的电气约束主要有：传输延迟、相对传输延迟、拓扑结构、串扰要求、差分对的相位和间距等等，全部的这些约束基本上都须要通过仿真或者参考相关的数据手册来取得结果，并依据仿真和相关的数据手册来进行约束的设置。5电平和接口本节主要简洁描述电平标准、特性和走线的基本要求。1.VTTL1.VTTL(Low-voItageTransistor-To-TransistorLogic)是由JEDEC在1994年正式制定的一种单端信号连接的数字逻辑标准。LVTTL是一种通用的数字逻辑标准，应用特别广泛，被数字逻辑器件厂商普遍采纳。1.VTTL标准分为3.3VLVTTL>2.5VLVTTL和L8V三种,主要性能参数如表2所示：表2LVTTL主要性能参数Vcc-电平V011VoLV111V,.传输带宽3.3V2.40.42.00.8133LVTTLVVVVMHz2.5V2.10.41.70.7166LVTTLVVVVMHz1.8V1.40.41.10.7266LVTTLVVVVMHzLVCMOS1.VCMOS(low-voltageCMOS)是由JEDEC在1997年正式制定的一种电路逻辑标准，LVCMOS是一种通用的数字逻辑标准，应用特别广泛，被数字逻辑器件厂商普遍采纳。1.VCMOS标准的主要性能参数下表3所示：疑问:CMOS电平噪声容限似乎是:输出为0.9VCC（三）,0.IVCC(L)输入为0.7VCC（三）,0.3VCC(L)表3LVCMOS主要性能参数Vcc电平VohVaV1HVn.3.3V1.VCMOS2.6V0.4V2.0V0.8V2.5VI.VCMOS1.9V0.4V1.7V0.7V1.8VVcc0.40.70.2LVCMOS-0.4VVXVCCXVcC1.5VVcc0.40.70.2LVCMOS-0.4VV×Vcc×vrc5.1 GTLGTL+GTL(GunningTransceiverLogic),射电收发器逻辑，是降压摆幅(小于1V)、漏极开路输出与差动输入的JEDEC标准，是一个高速、高带宽的总线标准，功耗低。GTL+(GunningTransceiverLogicPlus),也称GTLP,增加性射电收发器逻辑，是GTL的派生。GTLP是一种单端低电压标准，具有开关速度高和噪声容限大的优点。GTL/GTL+逻辑主要用于奔腾CPU、背板和线路卡之间的连接。5.1.1 GTL特性GTLDC工作特性如表4所示。表4GTLDC工作特性符号Symbol参数Parameter条件Condition最小值Min典型值Typical最大值Max单位UnitVTTTerminationVoltage1.141.21.26VVREFReferenceVoltage(2/3)V-2%(0.74)0.8(23)Vr+2%(0.86)VVIIIHigh-LevelInputVoltageV+0.05REF(0.79)0.83VVILLow-LevelInputVoltage0.77V-0.05REF(0.81)VVOilHigh-LevelOutputVoltageDependonVfiandRnVOLLow-LevelOutputVoltageI广40mA0.20.4VIOHHigh-LevelOutputCurrentDePendonVTTandRTTIOLLow-LevelOutputCurrentV=0.4VOL32mAIOLLow-LevelOutputCurrentV0.2VOL=40mA注1：VKFP可以由芯片自身产生或芯片外电路产生，但是肯定要跟随V电压的变更，VTT上的电压波动要能同时反映到上来，即两者严格满意VRPF=(2/3)%的比例关系，以达到最佳的噪声容限。注2：除了VVRFF的值要严格满意表4的要求外，其余参数值只是典型的11Ktr工作条件，不是规范要求。5.32GTL+特性GTL+的DC工作特性如表5所示。表5GTL+DC工作特性符号参数条件最小值典型值最大值单位VnTerminationVoltage1.351.51.65VVrebReferenceVoltage(23)Vr-2%(0.88)1.0(23)V+2%(1.12)VVihHigh-LevelInputVoltageVrkf+O.10(0.98)1.2VVilLow-Leve1InputVoltage0.8vref-o.10(1.02)VV州High-LevelOutputVoltageDependonVandRVolLow-Leve1OutputVoltageIol=32mA0.350.450.6VIohHigh-LevelOutputCurrentDependonVandRTTIolLow-Leve1OutputCurrentVol=O.4V36mAIolLow-Leve1OutputCurrentVol=O.3V48mA全部在GTL信号电平上运行的器件也能在GTL+信号电平上运行，反之亦然。由于GTL+有更高的噪声容限，与GTL相比，GTL+成为首选信号电平。在特殊的抗噪声应用中，除0.8V或LOV的规范值外，两种标准的VRfT还可调整为其它值，从而使高电平状态下与低电平状态下的噪声容限均衡并最大化。5.3.3互连拓扑图1是一个点到点的GTL拓扑连接图，图2是一个点到点的GTL+拓扑连接图，两者的区分在于VTT和VREF不一样，在驱动端和接收端的上拉电阻RTT对传输线进行双向并联端接，即使是双向信号传输，在两端也都没有反射，保证了信号的完整性，使GTL逻辑门能应用在超过100MHz下的高速连接中，驱动端的上拉电阻RTT还有在驱动管关断时，通过VTT供应高电平输出的作用（类似0C、OD11）oQz=50q)图1GTL逻辑门电路点到点的拓扑连接Vtt= 1 5 VVtt= I 5 V图2GTL+逻辑门电路点到点的拓扑连接从图1和图2中可以看出，接收端的匹配电阻也是上拉到VTT的，属于非对称直流偏置，当驱动器输出高电平常，驱动管关闭，驱动器通过上拉电阻由电源VTT输出高电平，理论上高电平值接近VTT,高电平驱动电流也很小，但是GTL在高速工作时，由于传输线路上的容性负载，尤其是驱动多负载时分支的存在导致阻抗不连续，产生反射，高电平值会下降，严峻时会使高电平噪声容限不够，因此GTL在多负载应用时，要当心设计拓扑结构和匹配电阻值，匹配电阻不能简洁的定为50欧姆，因为传输线上容性分布负载的存在会导致等效特征阻抗降低，电阻值的变更，同时会影响驱动电流的大小，建议通过仿真来验证、优化。当驱动器输出低电平常，驱动管打开，为了将输出拉低，GTLGTL+要求驱动器有较大的灌电流实力，尤其是GTL÷,达48mA,假如上拉电阻值低于50欧姆，灌电流还会增大，因此在变更上拉匹配电阻满意信号完整性的时候，还要留意是否满意驱动器的灌电流要求。5.4SSTLSSTL（StubSeriesTerminatedLogic）是由JEDEC（JointElectronDeviceEngineeringCouncil,属于电子工业协会EIA）在1997年正式制定的一种电路逻辑标准，主要应用于SRAM、DDRSDRAM等高速存储器件。5.4.1特性SSTL包括SSTL_3、SSTL_2和SSTL,18三个标准，分别针对3.3V、2.5V和1.8V三种电压环境。主要性能参数如表6：表6SSTL主要性能参数Vcc电平VrefV011VolVihVil传输带宽SSTL_33.3V0.5×VCCVref+06VVref-0.6VVref+0.2VVref-0.2VSSTL_2-I2.5V0.5×VCCVref+0.61VVref-0.61VVREF+O.15VVref-O.15V167MHzSSTL_2-II2.5V0.5×VCCVref+08VVref-0.8VVREF+O.15VVref-O.15V167MHzSSTL_181.8V0.5×VCCVref+08VVref-0.8VVREF+O.125Vvref-o.125V333MHz5.4.2兼容电平（端接方式）SSTL定义了满意不同应用环境的最低输出特性。SSTL_3输出缓冲分为SSTL_3-I和SSTL_3-II两类。5.4.2.1SSTL_3-I输出缓冲端接方式如图3,对平衡式并联端接负载，SSTL,3-I的输出缓冲是串阻上拉输出缓冲，驱动端需串接25Q电阻，接收端并联50Q电阻来平衡传输线阻抗。VVDDQVVREFDeviceUnderRT二50Q50 Q )-V vDDQ-O. 45*Vnno-RS二25 45*VddqCL0AD=30pFTestVSS图3SSTL_3-J输出缓冲端接方式布局布线要求：串联电阻（RS）紧靠源端；并联电阻（RT）放在接收端，布线时最好的连接依次是先到接收端再到并联端接；严格限制阻抗，保证阻抗的连续。5.42.2SSTL_3TI输出缓冲端接方式如图4是对于平衡式双并联端接负载，SSTL_3-II的输出端接方式，驱动端串接25Q电阻，并联50Q电阻，接收端并联50。电阻。V=0.45*VimioII图4SSTL_3-II输出缓冲端接方式布局布线要求：串联电阻（RS）紧靠源端，源端的并联电阻（RTI）紧靠串联电阻（RS）,在并联电阻（RTl）形成的StUb要小于100mi1；接受端并联电阻（RT2）和电容（CLOAD）放在接收端，布线时最好的连接依次是先到接收端再到并联端接；严格限制阻抗，保证阻抗的连续。5.4.2.3 SSTL_2-1输出缓冲端接方式如图5,对于平衡式单个并联端接负载的，SSTL-2-I的输出缓冲是串阻上拉输出缓冲，驱动端需串接25Q电阻，接收端并联50Q电阻来平衡传输线阻抗。V vDDQV REIV vI)DQ0. 5*VddqDevicejCUnderVVv UTestRS=25QV =O 5*V _ RH v, 'j vDDQVSS图5SSTL_2-I输出缓冲端接方式布局布线要求请参考SSTL_3-I的布局布线要求。5.4.2.4 SSTL_2-II输出缓冲端接方式如图6是对于平衡式双并联端接负载，SSTL_2-II的输出端接方式，驱动端串接25Q电阻，并联50Q电阻，接收端并联50。电阻。图6SSTL_2-II输出缓冲端接方式布局布线要求请参考SSTL_3-II的布局布线要求。5.4.2.5 SSTL8输出缓冲端接方式如图7是对于平衡式双并联端接负载，SSTL_18的输出端接方式，驱动端串接20Q电阻，并联50C电阻，接收端并联50。电阻。图7SSTL_18输出缓冲端接方式布局布线要求请参考SSTL_3-II的布局布线要求。5.5HSTLHSTL(HighSpeedTransceiverLogic)是由JEDEC在1995年正式制定的一种电路逻辑标准，主要应用于时钟驱动器件、SRAM、DDRSRAM等高速器件。5.5.1 特性HSTL定义了单端输入信号标准、差分输入信号标准和输出缓冲标准。HSTL单端输入信号指的是信号单端发送、差分接收的一种信号传输方式。差分接收器的两个输入端，一个接收信号，另一个供应参考电平VREF。VREF是用来设置接收器的门限电压，其大小通常为单端驱动器输出电压VDDQ的l2oHSTL差分输入信号标准规定，信号摆幅20%到80%的边缘变更率小于或等于IV/nSo依据输出缓冲特性的不同，HSTL输出缓冲标准分HSTL-1、HSTL-IKHSTL-IIbHSTL-IV四种类型,主要性能参数如表7：表7HSTL主要性能参数Vcc电平VrefVohVoLVn,V11.传输带宽HSTL-III1.5V0.5XVCCVcc-O.4V0.4VVreI-÷0.1Vref-O.1600MHzHSTL_III/IV1.5V0.9VVcc-O.4V0.4VVreF÷O.1VREF-0.1600MHz5.5.2兼容电平(端接方式)HSTL输出缓冲分为HSTL-1、HSTL-IEHSTL-IIKHSTL-IV四种类型,须要各自对应的端接方式。5.5.2.1HSTL-1输出缓冲端接方式HSTL-I有两种端接方式：无端接负载方式和对称并联端接负载方式。如图8和图9。HSTL-I运用50。电阻来平衡传输线阻抗，同时也须要一个外部的VTT来供应上拉电压。50 图8SSTL-I输出缓冲端接方式-无端接负载方式VVDDQVVREFDeviceUnderTest图9SSTL-I输出缓冲端接方式-对称并联端接负载方式布局布线要求：并联电阻(RT)放在接收端，布线时最好的连接依次是先到接收端再到并联端接。5.5.2.2HSTLCLASSII输出缓冲端接方式HSTLCLASSII输出缓冲端接方式，如图10和图11所示。图10HSTLCLASSII输出缓冲端接方式布局布线要求：串联电阻（RS）紧靠源端。Vrr=VDDQ/2VTTTddq2图11HSTLCLASSII输出缓冲端接方式布局布线要求：并联电阻（RTI）和并联电阻（RT2）应分别放在整个链路的两端，布线时最好的连接依次是并联端接（RT2）一驱动器一接收器一并联端接（RTl）o5.5.2.3HSTLCLASSIII输出缓冲端接方式HSTLCLASS11I和HSTLCLASSII输出缓冲端接方式,如图12和图13所示。图12HSTLCLASSII输出缓冲端接方式布局布线要求请参考SSTL-I的布局布线要求。5.5.2.4HSTLCLASSIV输出缓冲端接方式图13HSTLCLASSII输出缓冲端接方式布局布线要求请参考HSTLCLASSII的布局布线要求。5.6LVDS1.VDS(LowVoltageDifferentialSignaling)是低摆幅、差动信号技术，允许将单个数据以百或者千MbPS传输。这种低摆幅和电流驱动输出产生噪声小，功耗低。大多数LVDS器件是驱动器和接收器，可以传输高速数据达IOm的距离。5.6.1 对于板内的差分连接，大多数都是LVDS电平。可能是光模块和芯片之间互连、芯片与芯片之间互连，对于传输信号来说，多是155MHz、622MHz,对于基带信号来说，多是61.44M与其多倍频。5.6.2 1.vDS参数ANSI/TIA/EIA-644(LVDS)标准规定的LVDS参数请见表8,实际芯片数据可能会不同。表8LVDS参数参数描述最小值最大值单位Vw差分输出电压247454mVVos偏置电压1.121.375V5vodIChangetoVoDI50ImVIvosIChangetoVosI50ImVIISA，ISB短路电流ShOrtCircuitCurrent24ImAItrt1输出上升/下降时间(200Mbps)0.261.5ns输出上升/下降时间(<200Mbps)0.2630%oftuinsIlN输入电流20IuAIVthI阈值电压I±100mVVin输入电压范围02.4V注：tUi是单位周期5.6.35.6.4 1.VDSConfigurations为了避开反射，须要加100C端接电阻，电阻尽可能靠近接收端，有些接收器内部已经加了端接电阻。1.VDS驱动器和接收器一般都是运用点到点的配置，如图14,也有其他的拓扑/配置。图14点到点的配置双向通信的配置，同一时间只能允许一个方向发送数据，如图15。要两个端接电阻，传输距离也要短（Goli1）。图15双向半双工配置多支路的配置，一个驱动器连接多个接收器，一般在数据分布中应用,如图16。要求与接收器互连的线要求很短,一般要短于7mm,不能超过12mm。、 距离尽量短驱动舞/ 1'11+, 接收器/距离尽量短接收器）图16多支路配置5.6.5 PCB走线要求5.6.3.1差分对的走