第12章集成电路的测试与封装.ppt

第12章 集成电路的测试与封装,12.1 集成电路在芯片测试技术12.2 集成电路封装形式与工艺流程12.3 芯片键合12.4 高速芯片封装12.5 混合集成与微组装技术12.6 数字集成电路测试方法,设计错误测试 设计错误测试的主要目的是发现并定位设计错误，从而达到修改设计，最终消除设计错误的目的。设计错误的主要特点是同一设计在制造后的所有芯片中都存在同样的错误，这是区分设计错误与制造缺陷的主要依据。,12.1 集成电路在芯片测试技术,功能测试测试目的功能测试是针对制造过程中可能引起电路功能不正确而进行的测试，与设计错误相比，这种错误的出现具有随机性，测试的主要目的不是定位和分析错误而是判断芯片上是否存在错误，即区分合格的芯片与不合格的芯片。,功能测试的困难源于以下两个方面：一个集成电路具有复杂的功能，含有大量的晶体管电路中的内部信号不可能引出到芯片的外面，而测试信号和测试结果只能从外部的少数管脚施加并从外部管脚进行观测。,测试的过程就是用测试仪器将测试向量(1和0组成的序列)，通过探针施加到输入管脚，同时在输出管脚上通过探针进行检测，并与预期的结果进行比较。高速的测试仪器是非常昂贵的设备，测试每个芯片所用的时间必须尽可能地缩短，以降低测试成本。,集成电路测试所要做的工作，一是要将芯片与测试系统的各种联接线正确联接；二是要对芯片施加各种信号，通过分析芯片的输出信号，来得到芯片的功能和性能指标。芯片与测试系统的联接 分为两种：芯片在晶圆测试的联接方法芯片成品测试的联接方法,集成电路测试信号联接方法,（1）芯片在晶圆测试的联接方法,一种10探针头的实物照片,GSG组合150um间距微波探头照片,两种芯片在晶圆测试用探针：,集成电路测试信号联接方法,（2）芯片成品测试的联接方法,测试机与被测电路板的联接照片,MT9308分选机,12.2集成电路封装形式与工艺流程,封装的作用(1)对芯片起到保护作用。封装后使芯片不受外界因素的影响而损坏，不因外部条件变化而影响芯片的正常工作；(2)封装后芯片通过外引出线(或称引脚)与外部系统有方便相可靠的电连接；(3)将芯片在工作中产生的热能通过封装外壳散播出去，从研保证芯片温度保持在最高额度之下；(4)能使芯片与外部系统实现可靠的信号传输，保持信号的完整性。,封装的内容,通过一定的结构设计、工艺设计、电设计、热设计和可靠性设计制造出合格的外壳或引线框架等主要零部件；(2)改进封装结构、确定外形尺寸，使之达到通用化、标准化，并向多层次、窄节距、多引线、小外形和高密度方向发展；(3)保证自硅晶圆的减薄、划片和分片开始，直到芯片粘接、引线键合和封盖等一系列封装所需工艺的正确实施，达到一定的 规模化和自动化；(4)在原有的材料基础上，提供低介电系数、高导热、高机械强度等性能优越的新型有机、无机和金属材料；(5)提供准确的检验测试数据，为提高集成电路封装的性能和可靠性提供有力的保证。,封装的形式,Package-封装体指芯片（Die）和不同类型的框架（L/F）和塑封料（EMC）形成的不同外形的封装体。IC Package的种类 按封装材料划分为：金属封装、陶瓷封装、塑料封装 按照和PCB板连接方式分为：PTH封装和SMT封装 按照封装外型可分为：SOT、SOIC、TSSOP、QFN、QFP、BGA、CSP等；,按封装材料划分为：,金属封装,陶瓷封装,塑料封装,金属封装主要用于军工或航天技术，无商业化产品；陶瓷封装优于金属封装，也用于军事产品，占少量商业化市场；塑料封装用于消费电子，因为其成本低，工艺简单，可靠性高而占有绝大部分的市场份额；,按与PCB板的连接方式划分为：,PTH,SMT,PTH-Pin Through Hole,通孔式；SMT-Surface Mount Technology，表面贴装式。目前市面上大部分IC均采为SMT式的,按封装外型可分为：SOT、QFN、SOIC、TSSOP、QFP、BGA、CSP等；决定封装形式的两个关键因素:封装效率。芯片面积/封装面积，尽量接近1:1；引脚数。引脚数越多，越高级，但是工艺难度也相应增加；,封装形式和工艺逐步高级和复杂,其中,CSP由于采用了Flip Chip技术和裸片封装，达到了芯片面积/封装面积=1:1，为目前最高级的技术；,Company Logo,IC Package（IC的封装形式）,QFNQuad Flat No-lead Package 四方无引脚扁平封装 SOICSmall Outline IC 小外形IC封装 TSSOPThin Small Shrink Outline Package 薄小外形封装 QFPQuad Flat Package 四方引脚扁平式封装 BGABall Grid Array Package 球栅阵列式封装 CSPChip Scale Package 芯片尺寸级封装,常用集成电路封装形式,（1）DIP(Dual In-line Package)双列直插式封装,P型8引线封装,正视图,顶视图,常用集成电路封装形式,（2）SOP(Small Outline Package)小外形封装,SOP实际上是DIP的变形，即将DIP的直插式引脚向外弯曲成90度，就成了适于表面贴装SMT（Surface Mount Technology）的封装了，只是外形尺寸和重量比DIP小得多。,SOP封装外形图,常用集成电路封装形式,（3）QFP(Quad Flat Package)四边引脚扁平封装,QFP封装结构,QFP的分类：,塑（Plastic）封 QFP(PQFP)薄型QFP(TQFP)窄（Fine）节距 QFP(FQFP),Company Logo,IC Package Structure（IC结构图）,TOP VIEW,SIDE VIEW,Lead Frame 引线框架,Gold Wire 金 线,Die Pad 芯片焊盘,Epoxy 银浆,Mold Compound 环氧树脂,集成电路封装工艺流程,引线键合是将芯片表面的铝压点和引线框架上的电极内端（有时称为柱）进行电连接最常用的方法（见下图）。引线键合放置精度通常是5m。键合线或是金或是铝，因为它在芯片压点和引线框架内端压点都形成良好键合，通常引线直径是2575m之间。,12.3 芯片键合,引线键合,传统装配与封装,Figure 20.1,引线焊接,EFO打火杆在磁嘴前烧球,Cap下降到芯片的Pad上，加Force和Power形成第一焊点,Cap牵引金线上升,Cap运动轨迹形成良好的Wire Loop,Cap下降到Lead Frame形成焊接,Cap侧向划开，将金线切断，形成鱼尾,Cap上提，完成一次动作,从芯片压点到引线框架的引线键合,集成电路封装示意图,芯片绑定时，应给出载体型号和芯片焊盘与载体上的引脚关系示意图，如图所示，芯片方向用向上箭头表示，QFP24载体引脚从左下角第二引脚开始，逆时针方向连续标号，按图连接明确无误。,卷带式自动键合TAB技术,倒装芯片,将芯片的有源面（具有表面键合压点）面向基座的粘贴封装技术。倒装技术优点：寄生电感远小于传统键合技术的寄生值焊接盘可遍布芯片，不仅限于芯片周边衬底均可被IC覆盖，封装密度高可靠性高焊接时，连接柱的表面张力会自我校正,倒装芯片封装,硅片压点上的C4焊料凸点,倒装芯片的环氧树脂填充术 关于倒装芯片可靠性的一个重要问题是硅片和基座之间热膨胀系数（CTE）失配。严重的CTE失配将应力引入C4焊接点并由于焊接裂缝引起早期失效。通过在芯片和基座之间用流动环氧树脂填充术使问题得以解决。,倒装芯片面阵焊接凸点与引线键合 因为倒装芯片技术是面阵技术，它促进了对封装中更多输入/输出管脚的要求。这意味着C4焊料凸点被放在芯片表面的x-y格点上，对于更多管脚数有效利用了芯片表面积。,Figure 20.23,12.4 高速芯片封装,在高频和高速系统设计时，不同封装形式的引脚的寄生参数必须加以考虑。,几种封装形式下引脚的寄生电容和电感的典型值,12.4 高速芯片封装,MCM技术的发展与进步由于多芯片模块(MCM)的出现、发展和进步，推动了微组装技术发展。由于信号传输高频化和高速数字化的要求以及裸芯片封装的需要，因而要求有比起SMT组装密度更高的基板和母板。,12.5 混合集成与微组装技术,多芯片组件，它是在混合集成电路(HIC)基础上发展起来的高技术电子产品，是将多个LSI和VLSI芯片和其它元器件高密度组装在多层互连基板上，然后封装在同一封装体内的高密度、高可靠性的电子产品，可以实现系统功能，达到电子产品的小型化、多功能、高性能。,MCM(Mu1tiChip Module)基本概念,MCM分类,MCM通常可分为五大类，即MCML，其基板为多层布线PWB；MCMC，其基板为多层布线厚膜或多层布线共烧陶瓷；MCMD，其为薄膜多层布线基板；MCMCD，其为厚、薄膜混合多层布线基板；MCMSi，其基板为Si。以上这些基板上再安装各类Ic芯片及其它元器件，使用先进封装，就制作成各类MCM。,三级基板（或PCB）,近似芯片尺寸的超小型封装 可容纳引脚的数最多，便于焊接、安装和修整更换电、热性能优良测试、筛选、老化操作容易实现散热性能优良封装内无需填料制造工艺、设备的兼容性好,MCM的优势,一种六芯片MCM,12.6 数字集成电路测试方法,概述数字集成电路测试的意义在于可以直观地检查设计的集成电路是否能像设计者要求的那样正确地工作。另一目的是希望通过测试，确定电路失效的原因以及失效所发生的具体部位，以便改进设计和修正错误。,测试的难度为实现对芯片中的错误和缺陷定位，从测试技术的角度而言就是要解决测试的可控制性和可观测性。数字系统一般都是复杂系统，测试问题变得日益严重。,12.6.1 可测试性的重要性,测试生成 指产生验证电路的一组测试码，又称测试矢量 测试验证 指一个给定测试集合的有效性测度，这通常是通过故障模拟 来估算的。测试设计 目的是为了提高前两种工作的效率，也就是说，通过在逻辑 和电路设计阶段考虑测试效率问题，加入适当的附加逻辑或 电路以提高将来芯片的测试效率。,数字集成电路可测性的3个方面,集成电路芯片测试的基本形式完全测试对芯片进行全部状态和功能的测试，要考虑集成电路的所有状态和功能，即使在将来的实际应用中有些并不会出现。完全测试是完备集。在集成电路研制阶段，为分析电路可能存在的缺陷和隐含的问题，应对样品进行完全测试。功能测试只对集成电路设计之初所要求的运算功能或逻辑功能是否正确进行测试。功能测试是局部测试。在集成电路的生产阶段，通常采用功能测试以提高测试效率降低测试成本。,2023/10/12,43,完全测试的含义例如：N个输入端的逻辑，它有2N个状态。组合逻辑：在静态状态下，需要2N个顺序测试矢量。动态测试应考虑状态转换时的延迟配合问题，仅仅顺序测试是不够的。时序电路：由于记忆单元的存在，电路的状态不但与当前的输入有关，还与上一时刻的信号有关。它的测试矢量不仅仅是枚举问题，而是一个排列问题。最坏情况下它是2N个状态的全排列，它的测试矢量数目是一个天文数字。可测试性成为VLSI设计中的一个重要部分,内部节点测试方法的基本思想由于电路制作完成后，各个内部节点将不可直接探测，只能通过输入/输出来观测。对内部节点测试思想是：假设在待测试节点存在一个故障状态，然后反映和传达这个故障到输出观察点。在测试中如果输出观察点测到该故障效应，则说明该节点确实存在假设的故障。否则，说明该节点不存在假设的故障。,12.6.2 测试基础,2023/10/12,45,故障模型造成电路失效的原因：微观的缺陷：半导体材料中存在的缺陷。工艺加工中引入的器件不可靠或错误：带电粒子的沾污、接触区接触不良、金属线不良连接或断开。设计不当所引入的工作不稳定。,电路失效（节点不正确的电平）抽象为故障模型,2023/10/12,46,对于每一个测试矢量，它包括了测试输入和应有的测试输出。为了减少测试的工作量，测试生成通常是针对门级器件的外节点。虽然直接针对晶体管级生成测试具有更高的定位精度，但测试的难度与工作量将大大增加。随着集成电路规模的增大和系统复杂性的提高，要求要采用新的技术和算法生成测试。,测试生成,12.6.3 可测试性设计,问题的提出从测试技术的角度而言要解决测试的可控制性和可观测性，希望内部的节点是可见的，这样才能通过测试判定电路失效的症结所在。但是，电路制作完成后，各个内部节点将不可直接探测，只能对系统输入一定的测试矢量，在输出端观察到所测节点的状态。测试的难点可测试性与电路的复杂性成正比，对于一个包含了数万个内部节点的VLSI系统，很难直接从电路的输入/输出端来控制和观察这些内部节点的电学行为。为解决可测试性问题，从设计之初就要予以考虑,可测试性设计的基本方法转变测试思想将输入信号的枚举与排列的测试方法转变为对电路内部各个节点的测试，即直接对电路硬件组成单元进行测试。分块测试，降低测试的复杂性。采用附加电路使测试生成容易，改进电路的可控制性和可观察性，覆盖全部的硬件节点。加自测电路，使测试具有智能化和自动化。,可测试性的改善设计增加电路的测试点，断开长的逻辑链，使测试生成过程简化。提高时序逻辑单元初始状态预置能力，这可简化测试过程，不需要寻求同步序列和引导序列。对不可测节点增加观测点，使其成为可测节点。插入禁止逻辑单元，断开反馈链，将时序逻辑单元变为组合逻辑电路进行测试。增加附加测试电路，改善复杂逻辑的可测试性。,内置式自测BIST,将一个激励电路和一个响应电路加在被测电路(CUT)中。激励电路会产生大量激励信号，并将其应用于CUT中，响应电路就用来对CUT的响应进行评测。BIST的性能不受负载板或测试头电气特性的限制。,目的：由于表面贴装技术以及高密度封装(BGA)的使用，使得PCB的密度越来越高，以往的针床测试法变得越来越不易使用。为了简化测试过程、统一测试方式，IEEE制订了边界扫描标准。概念：利用四线接口扫描所有的管脚。,边界扫描技术JTAG,JTAG,在电路的每个I/O上安排一个扫描电路单元并将其连成移位寄存器，形成扫描电路。,