数字锁相环.docx

目录摘要：10.前言：11 .数字锁相环的开展背景及工作原理21.1 数字锁相环的开展背景21. 2数字锁相环根本结构及工作原理42 .硬件描述语言52.1 硬件描述语言的背景52.2 硬件描述语言的特点62.3 硬件描述语言的流程63 .数字鉴相器61 .1数字鉴相器的工作原理63 .2异或门鉴相器VHDL程序93. 3仿真波形如下94,数子环路滤波器103.1 数字滤波器的分类104. 2数字环路滤波器的工作原理104 .3其VHDL语言如下115 .4其仿真波形如下135 .数字振荡器136 .除N分频计数器147 .总结15参考文献15附录16数字锁相环摘要本设计是在FPGA上设计数字锁相环。选用的是ALTERA公司开发的的QUartUSII7.O作为软件开发平台，采用自上而下的设计方法，将数字锁相环(DPLL)分成了鉴相器(DPD)模块，数字环路滤波器(DLP)模块，数控振荡器(DCO)模块和除N分频。最后将用VHDL语言编写好的程序通过QUartUSII7.0软件仿真，验证设计的正确性。关键词：数字鉴相器(DPLL),数字环路滤波器(DLP),数字压控振荡器(DCO),除N分频计数器;VHDL.oDigitalPhase-LockedLoopAbstract：ThisdesignisdesignedintheFPGAdigitalphase-lockedloop.ALTERAselectionisdevelopedintheQuartusIl7.0asasoftwaredevelopmentplatform,usingtop-downdesignmethod,digitalPLL(DPLL)isdividedintoaphasedetector(DPD)module,digitalloopfilter(DLP)module,numericalcontrolledoscillator(DCO)moduleandinter-Nfrequency.FinallyagooduseofVHDLlanguageprogramthroughtheQuartus117.0softwaresimulation,designverification.Keywords：digitalphasedetector(DPLL),digitalloopfilter(DLP),Digitalvoltagecontrolledoscillator(DCO),exceptNfrequencyCounter；VHDLo前言：本文重点介绍数字鉴相器(异或门)和数字环路滤波器(可逆计数器)。1. 数字锁相环的开展背景及工作原理1.1 数字锁相环的开展背景锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中获得广泛应用。尽管根本锁相环的从开始出现几乎保持原样，但是使用不同的技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。锁相环在通信，雷达，测量和自动化控制等领域应用极为广泛，已经成为各种电子设备中必不可少的根本部件。随着电子技术向数字化方向开展，需要采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的英用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而数字锁相环(DPLL)与传统的模拟电路实现的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需要A/D及D/A转换。随着通讯技术，集成电路技术的飞速开展和系统芯片的深入研究，数字锁相环必然会在其中得到更为广泛的应用。因此，对数字锁相环的研究和应用得到了越来越多的关注。传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得稳定的振荡器数据。对于高阶数字锁相环，其数字滤波器通常采用基于DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现将需要很大的电路图，这给专用集成电路的应用和片上系统SOC(systemonchip)的设计带来一定的困难。另一种类型的数字锁相环是采用脉冲序列低通滤波器计数电路作为环路滤波器，如随机徘徊序列滤波器，先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器模块的振荡控制参数。由于脉冲序列低通滤波器计数方法是一个比拟复杂的非线性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解耦控制和分析，无法满足较高的应用需求。由于数字电子技术的迅速开展，尤其是数字计算和信号处理技术在多媒体，自动化，仪器仪表，通讯等领域的广泛应用，用数字电路处理模拟信号的情况日益普遍。所以模拟信号数字化是信息技术的开展趋势，而数字锁相环在其中扮演着重要的角色。近年来，随着VLSl技术的开展，随着大规模，超高速集成电路的飞速开展，数字系统的集成度和逻辑速度越来越高，这使得数字锁相环在数字通信，控制工程及无线电电子学的各个领域中的应用也越来越广泛。数字锁相环路已在数字通信，无线电电子学及电力系统自动化等领域中得到了极为广泛的应用。随着集成电路技术的开展，不仅能够制成频率较高的单片集成锁相环路，而且可以把整个系统集成到一个芯片上去。在基于FPGA的同学电路中可以把数字锁相环路作为一个功能模块嵌入FPGA中，构成片内锁相环。锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。20世纪50年代后期随着空间技术的开展，锁相环用于对宇宙飞行目标的跟踪，遥测和遥控。但是根本都是以模拟锁相环为根底。60年代初随着数字通信系统的开展，出现数字锁相环其应用相当广泛，例如为相干解调提取参考载波，建立位同步等。具有门限扩展能力的调频信号锁相鉴频器也是在60年代初开展起来的。在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用。数字锁相环也以其独特的优点在很多方面取代了模拟锁相环。数字锁相环具有以下优点：广泛采用逻辑门电路，触发电路和其他数字电路，因而受干扰影响的可能性小；可靠性高便于集成化和小型化，防止了模拟锁相环的一些固有缺点。锁相环路所以获得日益广泛的应用时因为它具有如下几个重要特性：跟踪特性。在环路锁定状态下，一旦输入频率发生变化，压控振荡器立即响应这个变化，迅速跟踪输入频率，最终使输入与输出同步。这种环路可用于锁相接收机。滤波特性。通过环路滤波器的作用，锁相环路具有窄带滤波特性，能够将混进输入信号中的噪声和杂声干扰滤除。而且通带可以做的很窄，性能远远优于任何LC。RC,石英晶体，陶瓷滤波器。锁定状态无剩余频差存在。正是由于锁相环的这一理想频率控制特性，使它在自动频率控制，频率合成技术等方面获得广泛的应用。-易于集成化。组成环路的根本部件都易于采用模拟集成电路实现。环路实现数字化之后，更易于采用数字集成电路。集成锁相环的体积不断减小，本钱不断降低，而可靠性却不断增强，用途也越来越多。因此，研究能够嵌入系统芯片内的数字锁相环，提高其环路的工作性能，具有十分重要的意义。锁相环概述我们说的PLL,其实就是锁相环路，简称为锁相环。锁相环路是一种一种反应控制电路。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环路可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。目前锁相环主要有模拟锁相环，数字锁相环以及有记忆能力（微机控制）锁相环。1.2数字锁相环根本结构及工作原理数字锁相环的根本结构随着数字电路技术的开展，数字锁相环在调制解调，频率合成，FM立体声解码，彩色副载波同步，图像处理等各个方面得到了广泛的应用。数字锁相环不仅吸收了数字电路可靠性高，体积小，价格低等优点，还解决了模拟锁相环的直流零点漂移，器件饱和及易受电源和环境温度变化等缺点，此外还具有对离散样值的实时处理能力，已经成为了锁相技术开展的方向。所谓数字PLL,就是指应用与数字系统的PLL,也就是说数字PLL中的各个模块都是以数字器件来实现的，是一个数字的电路。数字锁相环的优点是电路最简单有效，可采用没有压控的晶振，降低了本钱，提高了晶振的稳定性。但是缺点是和模拟锁相环一样，一旦失去基准频率输出频率会产生抖动，频差越大，抖动会越大于密，不利于某些场合的应用。随着大规模，超高速的数字集成电路的开展，为数字锁相环路得研究与应用提供了广阔空间。由于晶体振荡器和数字调整技术的加盟，可以在不降低振荡器的频率稳定度的情况下，加大频率的跟踪范围，从而提高整个环路工作的稳定性与可靠性。锁相环是一个相位反应控制系统，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变时离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为数字锁相环（简称DPLDo数字锁相环主要组成局部：数字鉴相器，可逆计数器，脉冲加，减电路及N分频器四局部组成。其中可逆计数器及N分频器的时钟是由外部晶振提供的。不用VCO,可大大减轻温度及电源电压变化对环路的影响。同时.，采用在系统可编程芯片实现有利于提高系统的集成度和可靠性。一阶数字锁相环的根本结构如下图。主要是由数字鉴相器（异或门），K变模可逆计数器，脉冲加减电路和除N计数器四局部组成。K变模可逆计数器和脉冲加减电路的时钟分别为Mfc和2Nfco这里fc是环路中心频率，一般情况下M和N都是2的整数靠。数字锁相环的原理图如下：Vi(0图（a）数字锁相环的工作原理当环路失锁时，异或门鉴相器比拟输入信号Vi（t）和输出信号Vo（t）之间的相位差异,并差生K变模可逆计数器的计数方向控制信号（dnup）；K变模可逆计数器根据计数方向控制信号（dnup）调整计数值，dnup为高进行减计数，并当计数值到达0时，输出借位脉冲信号（dn）；为低进行加计数，并当计数值到达预设的K模值时，输出进位脉冲信号（up）；脉冲加减电路那么根据进位脉冲信号和借位脉冲信号在电路输出信号中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出为一个占空比为50%的方波，而K变模可逆计数器那么周期性得产生进位脉冲输出和借位脉冲输出，导致脉冲加减电路的输出周期性的参加和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。环路滤波器的性能优略会直接影响到跟踪环路的性能。而采用数字化的环路滤波器便于调试参数和提高系统的可靠性。环路滤波器的输出要直接控制频率合成器产生相应频率使本地伪礁能够准确跟踪发端信息。数字环中使用的数字环路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适中选择滤波器的参数，可以改善环路的性能。数字环路滤波器的设计根底是建立在模拟环路滤波器的根底上的。2.硬件描述语言2.1 硬件描述语言的背景传统数字电路设计方法不适合设计大规模的系统。工程师不容易理解原理图设计的功能。众多软件公司开发研制了具有自己特点的电路硬件描述语言（HardWarCDescriptionLanguage,HDD,存在着很大的差异，工程师一旦选用某种硬件描述语言作为输入工具，就被束缚在这个硬件设计环境之中。因此，硬件工程师需要一种强大的，标准化的硬件描述语言，作为可相互交流的设计环境。美国国防部在上世纪80年代初提出了VHSIC（VeryHighSpeedIntegratedCircuit）方案，其目标之一是为下一代集成电路的生产，实现阶段性的工艺极限以及完成10万门级以上的设计，建立一项新的描述方法。1981年提出了一种新的HDL,称这为VHSICHardwareDescriptionLanguage,简称为VHDL,这种语言的成就有两个方面：描述复杂的数字电路系统成为国际的硬件描述语言标准2.2 硬件描述语言的特点用于设计复杂的，多层次的设计。支持设计库和设计的重复使用。一与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节。-有丰富的软件支持VHDL的综合和仿真，从而能在设计阶段就能发现设计中的Bug,缩短设计时间，降低本钱。更方便的向ASlC过渡。VHDL有良好的可读性，容易理解。一在描述复杂逻辑设计时，非常简洁，具有很强的逻辑描述和仿真能力，是未来硬件设计语言的主流。2.3 硬件描述语言的流程运用VHDL语言设计系统一般采用自上而下分层设计的方法，首先从系统级功能设计开始，对系统高层模块进行行为描述和功能验证。这样，在电路细节设计之前，先对系统的功能和结构进行验证，可对存在的问题早发现早修改，提高设计效率。完成系统的功能验证后，就可以将抽象的高层设计，子顶而下逐级细化，直到所用pld（可编程逻辑器件）结构相对应的逻辑描述。在细化的过程中，对电路结构清楚的模块可采用结构描述；对采用什么电路结构不确定的模块可采用行为描述。现在的EDA（电子设计自动化)工具一般都具有逻辑综合的功能，可将行为描述自动转换为与Pld器件结构相对应的逻辑描述，这给设计者带来了极大的方便，并大大缩短了产品的开发周期。3.数字鉴相器3.1 数字鉴相器的工作原理网数字鉴相器：DigitalPhaseDetector)通常采用边沿空置型鉴相器，异或门鉴相器，同或门鉴相器或JK触发器组成的鉴相器等。下面鉴相器是一个相位比拟装置，通过比拟输入信号Vl(相位l)与输出信号V2(相位2)的相位产生一个误差信号Vd,Vd作为可逆计数方向控制信号。其相位差为二1-2。当二e(输入信号脉宽的一半)时,鉴相器输出为方波属于相位锁定阶段,在这种情况下，只要可逆计数器的K值足够大,其输出端就不会产生进位脉冲或借位脉冲。在环路未锁定时,假设<c,其输出脉冲的占空比小于50%;而当A>e,其占空比大于50%,该输出电压Vd加到K模可逆计数器的UPDN输入端。这里我们用的是一个异或门电路，当他的两个输入信号电平不同时(一个信号为高电平“1”，另一个信号为低电平"0”)，那么输出才为高电平“1”，而在其他情况下(两个信号同时为高电平“1”，或同时为低电平“0”时)，那么输出为低电平“0”的一种逻辑电路。这种鉴相器所能完成的逻辑功能如下表。异或门真值表如下:VlV2Vd000011101110图(b)能够完成上表逻辑功能的异或门电路形式是很多的，但是目前在数字锁相环中，应用最多的是下列图所示的电路，它是由两个反相器和三个与非门组成的。这种组合的优点是,可以利用大量生产的反相器和与非门，而且电路简单，体积小。但是它也有缺乏之处，这就是异或门鉴相器的输出信号较强的依赖于两个输入信号VI,V2的占空比。图(c)为了分析异或门鉴相特性，现在假设信号Vi(t),Vo(t)是同周期的对称波形。下面介绍几种情况：信号Vi(t),Vo(t)之间的瞬时相位差为0。这种情况先，就是VO(t)的上升沿对准Vi(t)脉冲波形中间位置的情形，如图一所示。此时输入信号与压控振荡器输出信号之间存在有固有相差90°,与模拟环相似，把这时鉴相器的瞬时相位误差定义为0,这时鉴相器的输出电压为对称方波，其频率为输入信号频率的二倍，所以它的平均值为0,这种情况下，环路正好工作于压控振荡器的角频率上。Vi(t)Vo(t)Vd(t)图(一)信号Vi(t)。Vo(t)之间的瞬时相位差0°-90°。这种情况下，相当于在图一的根底上，把Vo(t)的波形向左移，使Vi(t),Vo(t)的上升沿接近，此时鉴相器输出信号的占空比将小于50%,其平均值必为负值。当Vo(t)向左移致使两信号的上升沿对齐时，如图三所示。这时鉴相器的瞬时相位误差为-90°,鉴相器输出电压Vo(t)的占空比为0,其平均值到达最低值。Vi(t)Vo(t)Vd(t)图(二)(3)信号Vi(t)。V。(t)之间的瞬时相位差0°90。这种情况下，就相当于在图一的根底上，把V。(t)的波形向右移，使Vo(t)的上升沿接近Vi(t)的下降沿，此时鉴相器输出信号Vd(t)的占空比将大于50%,其平均值变为正值。当V。(t)向右移使Vo(t)的上升沿与Vi(t)的下降沿对齐时，如图三所示。这时鉴相器的瞬时相位误差为90°,鉴相器输出电压Vd(t)的占空比为100%,其平均值到达最大值。Vi(t)Vo(t)Vd(t)图（三）3.2异或门鉴相器VHDL流程图如下：图Ll其VHDL语言代码见附录1。A 口育5.ifeDr3.3仿真波形如下：得到数字鉴相器（异或门）如下：ppi31 酥电多 55a hs> I © I 艳 dp.vhdI BloCkLbd产由QUartUS（ID软件仿真得到上图仿真波形。4.数字环路滤波器4.1 数字滤波器的分类数字滤波器按照不同的分类方法来分类，通常按照信号频率分布情况可以分为两大类：经典（频率选择）滤波器，输入信号中有用的频率成分和希望滤除的频率成分各占不同的频带。现代（广义）滤波器，如维纳滤波器，卡尔曼滤波器，自适应滤波器等最正确滤波器。这些滤波器可按照随机信号内部的一些统计分布规律，从干扰中最正确地提取信号。从功能上可以分为低通，高通，带通和带阻等滤波器。数字滤波器是具有一定传输选择特性的数字信号处理装置。其输入，输出均为数字信号，它的根本工作原理是利用线性时不变离散系统对系统输入信号进行加工和变换，改变输入序列的频谱或信号波形，让有用频率的信号分量通过，抑制无用的信号分量输出。本文的数字滤波器是一K模可你计数器，是一个17位可编程（可变模数）可逆计数器，计数范围为232"由外部置数dcba控制。输入频率为fk=Mfc当鉴相器输出Vd为高电平时，K模计数器进行减计数，当计数到“0”时，输出一个借位脉冲dn；当鉴相器输出Vd为低电平时，K计数器进行加计数，当计数到某一设定值“dcba”时，输出一个进位脉冲up。UP和dn作为脉冲加I减电路的“加”和“扣”脉冲控制信号。4.2 数字环路滤波器的工作原理数字环路滤波器（DLF）作用是消除鉴相器输出相位差Se中的高频成分，保证环路的性能稳定，实际上可用一变模可逆计数器（设模值为K）来实现，K变模可逆计数器根据相差信号Se来进行加减运算。当Se为高电平时，计数器进行加运算，如果相加的结果到达预设的模值，那么输出一个进位脉冲信号UP给脉冲加减电路；当Se为低电平时，计数器进行减运算，如果结果为0,那么输出一个借位脉冲dn给脉冲加减电路。当输出信号同步于输入信号或只有随机干扰脉冲时，计数器加减的数目根本相等，计数结果在初始值处上下徘徊，不会产生进位和借位脉冲，滤除因随机噪声引起的相位抖动。计数器根据输出结果生成控制增减脉冲动作的控制指令。数字滤波器的工作过程如下,将异或门鉴相器产生的Se信号加到环路滤波器的输入端，在环路滤波器模块内设置一个可逆计数器，计数器初始值设为Kmide;超前脉冲到来时，可逆计数器加1,滞后脉冲到来时，可逆计数器减1.经过一段时间的计数后，当可逆计数器为ktop时，表示本地信号超前，环路滤波器输出扣脉冲信号，可逆计数器复位为kmode.。从而起到了环路滤波的作用。在DPLL的根本结构中，K变模可逆计数器始终起作用。当环路锁定后，如果模数kmode较小，那么k变模可逆计数器会周期性输出超前脉冲和滞后脉冲，在脉冲加减电路中产生周期性的脉冲参加和扣除，其结果是在脉冲加、减电路的输出信号中产生了周期性的误差，称之为“波纹”；如果模数,kmode足够大，这种“波纹”误差通过除N计数器后可以减少到N个周期出现一次，即K模可逆计数器的超前脉冲和滞后脉冲的周期是N个参考时钟周期。Kmode的大小决定了DPLL的跟踪步，kmode越大，跟踪步越小，锁定时的相位误差越小，但是捕捉时间越长kmode越小，跟踪步长越大，锁定时的误差越大，但捕捉时间越短。K变模可逆计数器模值K对DPLL的性能指标有着很大的影响。计数器模值K的取值可根据输入信号的相位抖动而定，加大模值K,有利于提高DPLL的抗噪能力，但是会导致较大的捕捉时间和较窄的捕捉带宽。减小模值K可以缩短捕捉时间，扩展捕捉带宽，但是降低了DPLL的抗噪能力。其原理图如下：Kclk数字滤波器Kcountdn图2.14.3其VHDL语言流程图如下:开始Cq<=kOutK=OCq<=0给m赋值Dir=d&c&b&aOutK=O,Out2<=0Cq=OCq<=cq+1OutK=I0ut2<=lOut2<=0SeleC-dir结束VHDL语言代码见附录2。4 .4其仿真波形如下:用QUartern软件进行仿真，得到可逆计数器的原理图如下:5 .数字振荡器在数字锁相环中，数控振荡器有别于以往的压控振荡器，数控振荡器由脉冲加减电路实现，根据数字滤波器的给出的进位脉冲UP和借位脉冲dn进行输出脉冲的调整。当没有进位脉冲信号和借位脉冲信号时，脉冲加减信号就是对时钟进行二分频输出，当有进位脉冲信号时，脉冲加、模块会增加一个脉冲，相当于减少了脉冲周期，而增加了输出频率；同理，当有借位脉冲信号时，脉冲加减模块会减少了个脉冲，相当于增加了脉冲周期，而减少了输出频率；这样通过脉冲增减模块对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上。脉冲加、减电路的原理图和波形图如下：I 楷 Blockl.bdfI <8> SimulatA 口叶乳拗 用一回r!图3.16 .除N分频计数器为了使锁定频率范围更宽，我们采用了动态分频。就是对输入信号周期用高频时钟进行测量，得到的高频时钟的长度之后再量化然后给出N值，N的值与高频时钟长度成比例关系，高频时钟长度越长，N值越大。N分频器那么是一个简单的除N计数器。N分频器对脉冲加减电路的输出脉冲再进行N分频，得到整个环路的输出信号Vo,同时，因为VO=CIk2N=fc,因此通过改变分频值N可以得到不同的环路中心频率fco除N计数器对脉冲加减电路的输出IDoUt再进行N分频，得到整个环路的输出信号Vo。同时，因为fc=IDclock2N,因此通过改变分频值N可以得到不同的环路中心频率fCo下面是N计数器的原理图和仿真波形：世n.vI值IBIockLbdP|伺n.vwf|。SimulatJTPUTHourit7 .总结在这次的设计中，用Altera公司的QUartern7.O软件时序仿真，下面是数字锁相环的工作过程。（1） 当环路失锁时，异或门鉴相器比拟输入信号Vi和输出信号VO之间的相位差异，并产生K变模计数器的计数方向控制信号dnup；（2） K变模可逆计数器根据计数方向控制信号dnp调整计数值，dnup为高进行减计数，并当计数值到达0时，输出借位脉冲信号dec；为低进行加计数，并当计数值到达预设的K模值时，输出进位脉冲信号inc；（3） 脉冲加减电路那么根据进位脉冲信号inc和借位脉冲信号dec在电路输出信号idout中进行脉冲的增加和扣除操作，来调整输出信号的频率；（4） 重复上面的调整过程，当环路进入锁定状态时，异或门鉴相器的输出Vd为一占空比50%的方波,而K变模可逆计数器那么周期性产生进位脉冲输出inc和借位脉冲信号输出dec,导致脉冲加减电路的输出idout周期性的参加和扣除半个脉冲。参考文献1ROLANDE.BEST著；李永明王海永肖瑞张希鹏曹奉祥译。锁相环设计，仿真与应用第5版。清华大学出版社2007o1-4.166-1702方建邦等著；锁相环原理及其应用。人民邮电出版社1988.06o19-203郑继禹等著；锁相环路原理与应用人民邮电出版社1976。1-54陈世伟；锁相环路原理及应用兵器工业出版社1990。1-65罗伟雄韩力编。锁相技术及其应用。北京理工大学出版社。1990.08«168-1846王福昌，鲁昆生主编；锁相技术华中科技大学出版社2009.09。1-5、105-1137PelTy著；VHDL编程实例电子工业出版社2009.05。1-15【8】李云，侯传教，冯永浩编著；VHDL电路设计实用教程机械工业出版社2009.03。1-38附录1.异或门VHDL程序代码libraryIEEE;useIEEE.std_logic_1164.all;entitydpiisport(VI,V2:instd_logic;Vd:outstd_logic);enddpi;architectureD_PDofdpiisbeginprocess(VI,V2)beginVd<=VlxorV2;endprocess;endD_PD;2.数字环路滤波器VHDL代码libraryieee;useieee.Std-Iogic-I164.all;useieee.Std-IOgiC-UnSigned.all;entitydlpfisport(elk,updn,en,d,c,b,a:instdlogic;up,dn:outstdlogic);enddlpf;architecturedfofdlpfissignalcq,k,m:stdlogicvector(16downtoO)signaloutl,out2:stdlogic;signaldir:stdlogicvector(3downtoO);begindir<=d&c&b&a;withdirselectm<=<00000000000000111,when'0001'40000000000000111when40010,40000000000001111when4001,"oooooooooooinn,when'0100,'0000000000111111when40101,"00000000011Illlirwhen40110,"Ooooooooillllllirwheni011,400000001111111111,when41000,t'whenTOO1',''whenTOl(T,i,when4011,''when4100,t'when4101,''when4110,i,when'1111',40000000000000011whenothers;process(elk,en,updn,k,Cq)beginif(clk,eventandelk=,1')thenk<=m;if(en='1')thenif(updn=,O')thenif(cq<k)thencq<=cq+1;elsecq<=(others=>'0');endif;elseif(Cq>0)thencq<=cq-1;elsecq<=k;endif;endif;elsecq<=(others=>z0,);endif;endif;endprocess;process(en,updn,cq,k)beginif(en='1,)thenif(updn='0,)thenif(cq=k)thenoutl<=,1,;elseoutl<='O'endif;out2<=,0,;elseif(cq="00000000000000000w)thenout2<=,1,;elseout2<='0'endif;outl<='0,;endif;elseoutl<=,0,;out2<='0'endif;endprocess；up<=outl;dn<=out2;enddf;