Ad9851芯片使用指南.docx

AD9851中文手册AD9851目录特征错误!未定义书签。应用错误!未定义书签。概述错误!未定义书签。功能方框图错误!未定义书签。AD9851详细说明错误!未定义书签。引脚功能描述.错误!未定义书签。引脚图错误!未定义书签。操作和应用错误!未定义书签。特征 180MHZ时钟速率参考时钟具有6倍倍乘器。 芯片具有高性能10位DAC和高速滞后比较器 无杂散动态范围SFDR>43dB70MHZ的模拟输出。 32位频率控制字 简化控制接口：并行或串行 异步加载格式 5位相位调制和补偿能力 比较器纹波抖动<80psp-p20MHz +2.7V至+5.25V单电源工作 低功耗：555毫瓦180兆赫 省电功能，4毫瓦2.7V 超小28引线SSOP封装频带宽正常输出工作频率范围为072MHZ；应用 频率/相敏正弦波合成 为进行数字通信设定时钟恢复和锁定电路 通信 数字控制的ADC编码发生器 敏捷L.O应用在正交振荡器 连续波，调幅，调频，FSK信号，发射机的MSK模式。概述该AD9851是一种高度集成的设备，采用先进的DDS技术，再加上内部高速度、高性能D/A转换器，和比较器，使一个数字可编程频率合成器和时钟发生器功能化。当参照准确的时钟源，AD9851可以产生一个稳定的频率和相位且可数字化编程的模拟正弦波输出。此正弦波可直接用作时钟源，在其内部转化为方波成为灵活的时钟发生器。AD9851采用的最新的高速DDS内核可接受32位的频率控制字，180MHZ系统时钟，分辨率为0.04赫兹。该AD9851包含一个特有的6×REFCLK倍乘器电路，因此无需高速外部晶振。6×REFCLK倍乘器使其有最小的无杂散动态范围SFDR和相位噪声特性。AD9851提供了5位可编程相位调制，使移相输出的增量为11.25°。功能方框图AD9851DAC复位参考时钟输入 <高速DDS模拟输出模拟输入字加我时钟频率/相位寄存器数据输入寄存器CLOCK OUTIBITX8BITS×40加我5加载频率，相位，控制数据输入该AD9851包含一个内部的高速比较器。可以输出一个低抖动输出脉冲。可进行频率调整，控制能将相位调谐字异步加载到AD9851并通过并行或串行方式载入。并行负载格式由五个迭代的8位控制字（字节）。第一个8位字节控制输出相位，6×REFCLK倍乘器，电源关闭启用和装载模式;其余字节组成32位频率控制字。串行加载完成是通过一个40位串行数据流进入通过其中一根并行输入总线。该AD9851采用先进的具有突破性功能的CMe）S技术。供电电源仅555毫瓦功率耗散（+5V电源供电），最大时钟速率为180兆赫。该AD9851封装采用28引脚SSOP,主流AD9850为125MHz的频率。AD9851详细说明 时钟输入特性（6倍倍乘器未启动）：+5V供电时最小输出频率IMHZ,最高输出频率为160MHZ。+3.3V供电时最小输出频率IMHZ,最高输出频率为120MHZ。+2.7V供电时最小输出频率IMHZ,最高输出频率为IOoMHZ。 时钟输入特性(6倍倍乘器启动)：+5V供电时最小输出频率5MHZ,最高输出频率为30MHZ。+3.3V供电时最小输出频率5MHZ,最高输出频率为20.83MHZ0+2.7V供电时最小输出频率5MHZ,最高输出频率为16.66MHZ0输入阻抗：IMQ输出阻抗：12OkQ 宽带无杂散动态范围1.1MHz模拟输出(DCto72MHz)+25oCIV6064dBc20.1MHz模拟输出(DCto72MHz)+25oCIV5153dBc40.1MHz模拟输出(DCto72MHz)+25°CIV5155dBc50.1MHz模拟输出(DCto72MHz)+25oCIV4653dBc70.1MHZ模拟输出(DCto72MHz)+25oCIV4243dBc窄带无杂散动态范围1. 1MHZ(±50kHz)+25oCV85dBc1.1MHz(±200kHz)+25oCV80dBc40.1MHz(±50kHz)+25°CV85dBc40.1MHz(±200kHz)+25oCV80dBc70.1MHz(±50kHz)+25oCV85dBc70. 1MHz(±200kHz)+25oCV73dBc 器件输出特性输入电容+25oCV3pF输出阻抗+25oCIV500k输入偏差电流+25oCI12A输入电压范围+25°CIV05V器件输出特性1.ogic'T'+5VSupply+25oCVI+4.8V1.ogic'T'+3.3VSupply+25oCVI+3.1V1.ogic'T'+2.7VSupply+25oCVI+2.3V1.ogic"0"Voltage+25oCVI+0.4V连续的输出电流+25。CIV20mA滞后现象+25oCIVlOmV传输延时÷25oCIV7ns转换频率(1Vp-pInputSineWave)+25oCIV200MHz上升/下降时间,15PFOutputLoad+25oCIV7ns输出抖动(p-p)3+25oCIV80ps(p-p) 时钟输出特性输出抖动(时钟发生器配置，40MHz1V峰峰值输入正弦波)+25oCV250PS(p-p)时钟输出占空比FULLIV50±10%最大绝对额定值最大节点温度+150oC存储温度一65°Cto+150oCV$+6V工作温度-40oCto+85oC数字输入-0.7Vto+Vs÷0.7V焊接温度(10sec)+300oC数字输出电流30mASSOP热阻抗82oC/WDAC输出电流30mA引脚功能描述引脚标号/助记符功能 4-1,28-25/D0-D78位数据输入.数据端口，用于装载32位的频率控制字和8位相位控制字。D7为最高位，DO=最低位D7,25引脚，也作为40位控制字串行输入引脚 5/PGND6×REFeLK倍乘器接口 6/PVCC6×REFCLK倍乘器正向供电电压引脚 7/W_CLK数据加载时钟.上升沿加载并行或串行频率/相位控制字异步输入到40-bit输入寄存器 8 /FQJJD频率更新上升沿异步加载40位数据到内部数据寄存器对DDS核心起作用.FQ_UD作用当输入寄存器只能容纳一位有效的数据。 9/REFCLOCK参考时钟输入.CMoS/TTL-电平脉冲，直接或通过6×REFCLK倍乘器.直接模式，也是系统时钟.如果6×REFCLK倍乘器采用,倍乘器输出也是系统时钟。系统时钟上升沿开始工作。 10,19/AGND模拟地（DACandComparator）. 11,18/AVDD模拟电路的正向供电电压（DAC和比较器，Pin18）和带隙电压参考Pin11. 12/RSETDAC外部复位连接一3.92k电阻接地IOmA电流输出.这使得DAC的IOUTandIoUTB满量程输出成为可能.RSET=39.93/I0UT 13 /VOUTN内部比较器负向输出端 14 /VOUTP内部比较器正向输出端 15 /VINN内部比较器的负向输入端。 16 /VINP内部比较器的正向输入端。 17 DCBPDAC旁路连接.这是DAC旁路连接端连接通常为NC（无连接）以便有很好的无杂散性能。 20/IOUTB互补DAC输出具有和IOUT有相同的参数，除去IOUTB二（满量程输出TOUT）.输出负载应该等于IOUT最好的无杂散性能 21/IOUTDAC输出端转换通常是一电阻或一变压器接到地.IOUT=（满量程输出-10UTB） 22/RESET主复位引脚；高电平有效；高电平清除DDS累加器和相位延迟器为OHZ和0相位，同时置数据输入为并行模式以及禁止6倍参考时钟倍乘器工作。未清除40-bit输入寄存器.RESET优先权最高 23 /DVDD数字电源引脚(+5V)。 24 /DGND数字地.引脚图D3T2 D4D2T27 D5D1叵2) 06LSB DO 725)D7 MSB*SERIAL LOADPGND 叵列 DGNDPVCC 叵AD985123)DVDDw-clk7TOP VIEW22 RESETFQ.UD叵(Not to Scale)7 OUTRefclock72 K)UTBagndQo回 AGNDAVDD 叵回 AVDDrSET 叵回 DACBPVOUTN叵i VINPVOuTPK亘I VINN操作和应用AD9851RxFigure 7.“科片速率*时怜发生器应用在快速九造友接受Figure 2.基本时钟发生器构造IOUT和IOUTB都有100C负载.两个100kC电阻器“样品”都有输出，输出值是这两个输出电压的平均值。带有470PF电容的滤波器和和施加到比较器的输入作为数字开关门限。Figure 3. 频率/和敏本机振荡器频率 混频被乘Figure 4.锁相环参考频率/相敏高频输出参考时钟TUNINGWORDOQN=2 /调谐字Figure5.Digitally-Programmable"DividebyN"FunctioninPLLEZ-KlT LITEDSP8-BITADSP2181 DATA BUSBUSAD9851FSPCBEVALUATIONBOARDADSP-2181DSPPROCESSORTPUT DECODE V LOGIC -kAD9851DDSDAC OUTFr/ RFOUTPUTAUDIO INAD1847STEREOCODEC REFOSC在一个reset命令发出后，&CLK允许独立的编程每个AD985140位输入寄存器，通过8位数据总线或串行输入用脚。FQUD脉冲发出后结果是完成这两个振荡器输出程序指定的频率和相位。FUNDAMENTALAD9851 IOUTMHz AD9851 CLOCK SPECTRUMAMPLIFIERFINAL OUTPUT SPECTRUMonl dw4FC-FOFc F0MAGEIMAGEfCLKIMAGE BANDPASS FILTERD 1201 80 240FREQUENCY - MHz240FREQUENCY - MHzFigure8.DerivingaHighFrequencyOutputSignalfromtheAD9851byUsingan"Alias"orImageSignalDIFFERENTIALi.e.l MINI-CIRCUITS T1-1TFigure 9. Differential DAC Output Connection for Reduction of Common-Mode SianalsAD9851RSET投入启动是由外部的DAC（图10）提供调幅，数字振幅控制DAC的输出电流。Figure 10. The AD9851 RSET Input Being Driven by an External DACAD9851TUNING WORD SPECIFIES OUTPUT FREQUENCY AS A FRACTION OF REF CLOCK FREQUENCYCLOCKFigure 11. Basic DDS Block Diagram and Signal Flow ofAD9851N DIGITAL fDOMAINUJoldw4-JVNoSIN (X)/X ENVELOPE X « ()FFcFC-FO2Fc-F02Fc*F0把LFOOHz20MHzBOMHzI120MHz180MHz220MHz280MHz(DC)1STIMAGE2NDIMAGE3RDIMAGE4THIMAGE5THIMAGE100MHzSYSTEMCLOCKFREQUENCYFigure12.OutputSpectrumofaSampledSin(X)XSignalAD9851为直接数字频率合成器(DDS)技术形式的数控振荡器，用以产生频率/相敏正弦波。数字正弦波转换为模拟形式,通过内部10位高速数/模转换器。一个片上高速比较器提供模拟正弦波和低抖动11LCMOS-兼容的方波。DDS技术是一种创新性电路架构，能够快速和精确的操纵其输出控制字，为全数字控制模式。DDS还可以启动高分辨率，能够选择输出频率。该AD9851允许输出频率分辨率约0.04赫兹。可直接选用180M时钟频率或直接使用参考时钟的6×REFCLK倍乘器。AD9851的输出波形的相位可连续从一个输出频率变化到另一个。基本功能方框图和信号流图AD9851配置的时钟发生器如图11。电路是一种数字分频器功能，其增量分辨率由系统时钟和N(位数调整字)决定，相位累加器是一个可变模计数器，其数值递增并储存是在每次收到一个时钟脉冲后。当计数器达到满量程开始出现“环绕”使相位累加器输出相持续。频率调谐字控制设置计数器模式，这有效地确定了在下一时刻的模增量。其值越大的递增的越快，越能加快累加器环绕，导致更高的输出频率。AD9851采用了一种特有的“角度轮换”的数学算法，值转换为14位截断值。32位相位累加器由DAC量化使其振幅为10位。降低了AD9851功耗。AD9851系统时钟和调谐字输出频率之间的关系表示：fou-ePhaseXSystemClock）/232Phase二十进制值的32位频率调谐字。系统时钟二直接输入参考时钟或6倍频的输入时钟（如果6XREFeLK乘法器启动）。fout二输出信号的频率inMHz.数字正弦波输出的DDS的核心驱动器为内部高速10位D/A转换器，输出为正弦波模拟形式。这种DAC优化了动态性能，从而使AD9851具有低杂散和低抖动性能。DAC可以工作在任一单端，图2和8,输出不同的波形，图9和图100DAC输出电流和RSET值由下式决定：IOUT=39.93/RSETRSET=39.93/I0UT由于AD9851产生的是一个取样信号，其输出频谱遵循奈奎斯特采样定理。具体来说，其输出频谱中包含的基本波和锯齿信号（图像）。该图反映了发生在整数倍数的系统时钟频率土选定的输出频率。图形代表抽样频谱，与锯齿图像显示在图12。正常使用的带宽被视为延长的DC为1/2系统时钟。例如在图12所示，该系统是100兆赫的时钟输出频率设定值为20兆赫输出。可以看出，锯齿波是非常突出的，并有相对较高的能量。功能控制字在表1和表3更新输出频率和相位或复位电路，倍乘器以及电源方式的时序图为图表13-20o编程实例:1.相位设置为IL25度2 .6倍时钟倍乘器启动3 .供电模式选择。4 .输出二10兆赫（180MHZ系统时钟）。在并行模式下，用户将程序的40位控制字（分5个8位加载）做如下处理：WO=00001001Wl=00001110W2=00111000W3=11100011W4=10001110如果是在串行模式下加载40位数据从上面数组W4的最低位开始加载过程从右到左，以WO的最高位结束。表一，8位并行，加载数据/控制字功能分配WordData7Data6Data5Data4Data3Data2DatalData0WOWlW2W3W4Phase-b4(MSB)Freq-b31(MSB)Freq-b23breq-bl5Freq-b7Ehase-b3Freq-b30Freq-b22lreq-bl4Freq-b6Huse-b2Freq-b29Freq-b21leq-bl3Freq-b5Ehase-blFreq-b28Freq-b20Ereq-bl2Freq-b4FhasefO(LSB)Freq-b27Freq-bl9Freq-fellFreq-b3Eower-DownFreq-b26Freq-bl8lreq-blFreq-b2LogicO*Freq-b25Freq-bl7lreq-b9Freq-blb×REFCLKMultiplierEnableFreq-b24Freq-bl6lreq-b8Freq-bO(LSB)*此位总是逻辑。除非援引串行模式（见图17）0若串行模式已经设置，这一数据位必须设置回到逻辑O运行。SYSCLKDATAW.CLKFQUDaOUT_TLrLrLrLrLrLrLL->ltCD-0UTPUTUPDATECANOCCURAFTERANYWORDLOADANDISASYNCHRONOUSWITHREFERENCECLOCK在任何控制字加载完之后以及异步参考时钟变化都能引起输出数据更新注意：要更新WO没有必要再次加载WI到W4。只要加载Wo和声明FQUD。要更新wl,需重新加载WO到w4oTableIL时间说明符号定义最短时间tDStDHtWHtWLtCDtFHtFLtFDtCF数据建立数据保持时加W_CLK高电平W_CLK低电平REFCLKDelayafterFQ_UDFQ-UD高电平FQ-UD低电平FQ_UDDelayafterW_CLKOutput潜伏时lomFQ_UD频率改变相位改变3.5ns3.5ns3.5ns3.5ns3.5ns*7.0ns7.0ns7.0ns18SYSCLKCycles13SYSCLKCyclesSpecificationdoesnotplywhenthe6×REFCLKMultiplierisengaged.SYMBOLDEFINrTIONMINSPECtRHCLKDELAYAFTERRESETRISINGEDGE3.5ns,tRLRESETFXkLLINGEDGEAFTERCLK3.5nstRRRECOVERYFROMRESET2SYSCLKCYCLEStRS最小"位高电平脉宽5SYSCLKCYCLEStOLRESET输出潜伏期13SYSCLKCYCLES,SPECIFICATIONSDONOTAPPLYWHENTHEREFCLOCKMULTIPLIERtSENGAGEDSYSCLKRESET_TLrurmJ-Un_TLS (Oe)Figure14.主制位时序复位结果，如图14- 相位累加器清零输出二0赫兹（直流）。- 相位偏移寄存器设置为零这种数模转换器输出二全量程输出和IOUTB=0mA输出。- 内部编程地址指针重置为WOo- 电源模式式位重置为“0”（电源关闭停用）。- 40位数据输入寄存器并没有清零。-6X参考时钟乘法器已被禁用。-并行编程模式默认情况下选中的。FQUDsysclk1111111111111111STROBEI_II_II_II_IINTERNALCLOCKSDISABLEDFigure15.并行加载电源关闭模式时序/内部操作DATA (WO)XXXXXgXW CLKFQ_UDSYSCLK_TLrmJ-LUVLLDATA (WO)0(XXX011INTERNALCLOCKSENABLEDFigUre16.并行加装电源开模式时序（从电源关闭模式激活）/内部操作进入行模式，图17,为并行模式这是复位后默认选中的。一个只需要前8位程序编制（字WO）序列XXXXXOIl如图所示（图17）改变从并行到串行模式。WO控制字可传送8位数据到数据总线如图18所示。当串行模式实现后，用户必须遵循编程序列图19OW.CLKFCLUDENABLESERIAL MODEFigure 17.串行加我启动时序Figure18,硬件连接XXXXXo77配置串行加我启动字WOinFigure17TableIII.40位中行加强字功能描述WOFreq-b0最低位Wl3Freq-b13W27Freq-b27WlFreq-b1W14Freq-b14W28Freq-b28W2Freq-b2Wl5Freq-b15W29Freq-b2973Freq-b3Wl6Freq-b16*30Freq-b30W4Freq-b4Wl7Freq-b17W31Freq-b31.高位W5Freq-b5Wl8Freq-b18*326×REFCLK倍乘器后劲W6Freq-b6Wl9Freq-b19W7Freq-b7W20Freq-b20*33Logic0*W8Freq-b8W21Freq-b21W34Power-DownW9Freq-b9W22Freq-b22W35Phase-bO(LSB)WlOFreq-b10W23Freq-b23*36Phase-blWllFreq-b11W24Freq-b24W37Phase-b2Wl2Freq-b12W25Freq-b25W38Phase-b3W26Freq-b26W39Phase-b4(MSB)Thisbiti«alwaysLogic0.从开机到关机状态，需改变W34为逻辑0O唤醒掉电模式大约需要5微秒。注：AD9851的40位输入寄存器在断电模式不清零。VVO K W33 = o)1浒阿？¾嬴用"39 :设多Figure 21. 。等效电路d. Digital InputDATA(7)一FQ_UDW_CLKH40W_CLKRISINGEDGE：Figure20.串行加我电源开/电源关模式时序Trf卜IOUTIOUTBa.DACOutputU274HCT574In,STROBE01234Dddddddds三13141B111-AD51.TSPCBFREQUENCYSYNTHESIZEREVALUATIONBOARDFFOUDU374HCT574Rl3JUlWWCLKCHECKSTROBERRESETWWCLKFFQUDRRESETT411egQ5Qgq2Q1Q)mD5Dg3D2D1DRESEThMCLKFQUDCHECKTP5TPTP7E叵叵E叵叵1叵叵叵叵也值也D)3)2)1)0DVKDNDVTTT端7D3D4DSUldiAD851D6DOD7PGMDDGNDPVCCDVDD此CLKRESETPQJJDIOUTREFCLOCKK)UTBAGNDAGNDAVDDAVDD三MCBPVOUTNVINPVOUTPVINNNCNOCONNECT33可333回033<COMPARATORGND-<TP3INPUTSGND<mFigure22.FSPCBElectricalSchematic