数字逻辑试验报告-Verilog时序逻辑设计.docx
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1、色孑科旌大学实验报告学生姓名:任彦璟学号:2015040101018指导教师:吉家成米源王华一、实验项目名称:VeriIog时序逻辑设计二、实验目的:掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194,的工作原理。设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器(LFSR:LinearFeedbackShiftRegister)计数器。设计同步计数器74x163O三、实验内容:1 .设计边沿D触发器74x74。2 .设计通用移位寄存器74xl94o3 .采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。4 .设计4位同步计数器74x1
2、63。四、实验原理:CLRLcueaoCLR.LSiRlN74x194逻辑电路图74x163逻辑电路图上图的设计可以采用门级描述,也可以采用教材数字设计一原理与实践(第4版)第525页的表8-20中的行为描述五、实验器材(设备、元器件):PC机、WindowsXP、Anvyl或Nexys3开发板、XilinxISE具、DigilentAdept下载工具。14.7开发工六、实验步骤:实验步骤包括:建立新工程,设计代码与输入,设计测试文件,设置仿真,查看波形,约束与实现、生成流代码与下载调试。七、关键源代modulevr7474(CLK,D,PR_LCLR_L,Q,QN);码及波形图:inputC
3、LKzD,PR_L,CLR.L;outputQ,QN;1.D触发器的Verilog代码源码如下wirewl,w2zw3zw4;nand(wl,PR_L,w2,w4);nand(w2zCLR_L,wl,CLK);nand(w3zw2,CLK1w4);nand(w42CLR_Lw3,D);nand(Q,PR_Lw2,QN);nand(QN,Q1w3,CLR_L);endmoduleCLR.L=1;D = 0;# 4D = 1;# 2 D = 0;# 8 D = 0;# 2D = 1;# 13CLR.L = 0;# 10CLR.L = 1;# 10 PR_L = 0;# 5 D=0;# 10 PR_
4、L= 1; endalways begin# 5 CLK = -CLK; endendmodulemodulevr7474-tb;InputsregCLK;regD;regPR_L;regCLR_L;OutputswireQ;wireQN;/InstantiatetheUnitUnderTest(UUT)vr74x74t(.CLK(CLK)1.D(D),.PR_L(PR_L),.CLR_L(CLR_L),.Q(Q),.QN(QN)initialbeginCLK=0;PR_L=1;仿真结果如下图所示检查输入输出关系,设计无误。2.4位通用移位寄存器74x194源码如下:moduleVr74xl9
5、4(CLK,CLR_L,LIN,RIN,SLSOABCD,QA1QB1QC1QD);inputCLKcLFLLIJNRIN61.,SQABQD;outputQA1QB1QC1QD;wireCLK.D;wireCLR_L_D;wireS1_L,S1_H;wireSO_L,SO_H;wireQAN1QBNtQCNjQDN;wirewlw2,w3.w4zw5,w6,w7w8,w9wl;wirewll,wl2,wl3,wl4zwl51wl6wl7,wl8,wl9,w20;buf(CLK_D,CLK);buf(CLR_L_D,CLR_L);not(ml,SI);not(mO,SO);and(nl,SO,
6、ml,RIN);and(n2,S0,S,A);and(n3,mO,ml,QA);and(n5,S0,mLQA);and(n6,S0,SI,B);and(n7,mO,ml,QB);and(n8,mO,SLQC);and(9,S0,ml,QB);and(nlO,SO,SI,C);and(nll,mO,mLQC);and(nl2mO,SIQD);and(nl3,S0,mLQC);and(nl4,S0,SI,D);and(nl5,mO,ml,QD);and(nl6,mO,SI,LIN);or(pl,nln2,n3,4);or(p2,n56n7,n8);or(p3,n9,nl01nll,nl2);Or(
7、p4,nl3,nl4,nl5,nl6);vr7474ql(CLK_D,pl:bl,CLR_L_D,QA,QAN);vr74x74q2(CLK_D,p2,lbl,CLR_L_RQB,QBN);vr74x74q3(CLK_D,p3jb3,CLR_L_D,QWQCN);vr74x74q4(CLK_D,p4,Db4,CLR_L_D,QD,QDN);endmodule测试文件:modulevr74xl94_tb;11InputsregCLK;regCLR_L;regLIN;regRIN;regSI;regSO;regA;regB;regC;regD;/OutputswireQA;wireQB;wireQ
8、C;wireQD;/InstantiatetheUnitUnderTest(UUT)Vr74l94ut(.CLK(CLK)z.CLR_L(CLR_L),.LIN(LIN),.BIN(RIN),.S1(S1),.SO(SO),A(A),C(C),.D(D)t,QA(QA),.QB(QB)1.QC(QC)1,QD(QD);initialbegin/InitializeInputsCLK=0;CLR.L=0;LIN=O;SI=O;SO=O;A=O;B=O;C=0;D=0;/Wait100nsforglobalresettofinish#100;/AddstimulushereCLR.L=1;SI=0
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