ARM9嵌入式系统设计基础课后答案全解.docx

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1、第一章1.简述嵌入式的定义以应用为中心、以计算机技术为基础，软件硬件可裁剪，适应应用系统对功能、牢靠性、成本、体积、功耗严格要求的专用计算机系统。2 .举例说明嵌入式系统的“嵌入性”、“专用性”、“计算机系统”的基本特征。依据嵌入式系统的定义，嵌入式系统有3个基本特点，即“嵌入性”、“专用性”与“计算机”。“嵌入性”由早期微型机时代的嵌入式计算机应用而来，专指计算机嵌入到对象体系中，实现对象体系的智能限制。当嵌入式系统变成一个独立应用产品时，可将嵌入性理解为内部嵌有微处理器或计算机。“计算机”是对象系统智能化限制的根本保证。随着单片机向MCU、SOC发展，片内计算机外围电路、接口电路、限制单元

2、日益增多，“专用计算机系统”演化成为“内含微处理器”的现代电子系统。与传统的电子系统相比较，现代电子系统由于内含微处理器，能实现对象系统的计算机智能化限制实力。“专用性”是指在满足对象限制要求及环境要求下的软硬件裁剪性。嵌入式系统的软、硬件配置必需依据嵌入对象的要求，设计成专用的嵌入式应用系统。3 .简述嵌入式系统发展各阶段的特点。(I)无操作系统阶段：运用简便、价格低廉；(2)简洁操作系统阶段：初步具有了确定的兼容性和扩展性，内核精致且效率高，大大缩短了开发周期，提高了开发效率。(3)实时操作系统阶段：系统能够运行在各种不同类型的微处理器上，具备了文件和书目管理、设备管理、多任务、网络、图形

3、用户界面GmPhiCUSerlnterface,GUI)等功能，并供应了大量的应用程序接口ApplicationProgrammingInterface,API),从而使应用软件的开发变得更加简洁。(4)面对Stemet阶段：进入21世纪，Internet技术与信息家电、工业限制技术等的结合日益紧密，嵌入式技术与Internet技术的结合正在推动着嵌入式系统的飞速发展4 简述嵌入式系统的发展趋势。(1)新的微处理器层出不穷，精简系统内核，优化关键算法，降低功耗和软硬件成本。(2)Linux、WindowsCEPalmoS等嵌入式操作系统快速发展。(3)嵌入式系统的开发成了一项系统工程，开发厂商

4、不仅要供应嵌入式软硬件系统本身，同时还要供应强大的硬件开发工具和软件支持包。5 .简述SOC和IP核的区分。SOC是指在单芯片上集成数字信号处理器、微限制器、存储器、数据转换器、接口电路等电路模块，可以干脆实现信号采集、转换、存储、处理等功能。IP核是指具有学问产权的、功能具体、接口规范、可在多个集成电路设计中重复运用的功能模块,是实现系统芯片(SoC)的基本构件。6 .简述嵌入式计算机系统硬件层的组成和功能。硬件层中包含嵌入式微处理器、存储器(SDRAM、ROM、Flash等)、通用设备接口和I/O接口(A/D、DZAsI/O等)。(1)嵌入式微处理器是嵌入式系统硬件层的核心，嵌入式微处理器

5、将通用CPU中许多由板卡完成的任务集成到芯片内部，从而有利于系统设计趋于小型化、高效率和高牢靠性(2)嵌入式系统的存储器包含CaChe、主存储器和帮助存储器，用来存放和执行代码。(3)与外界交互所须要的通用设备接口7 .简述CaChe的功能与分类。(1) Cache是一种位于主存储器和嵌入式微处理器内核之间的快速存储器阵列，存放的是最近一段时间微处理器运用最多的程序代码和数据。在须要进行数据读取操作时，微处理器尽可能的从CaChe中读取数据，而不是从主存中读取，减小存储器(如主存和帮助存储器)给微处理器内核造成的存储器访问瓶颈，提高微处理器和主存之间的数据传输速率，使处理速度更快，实时性更强(

6、2) CaChe一般集成在嵌入式微处理器内，可分为数据CaChe、指令CaChe或混合CaChe,Cache的存储容量大小依不同处理器而定。8 .简述嵌入式计算机系统中间层的组成和功能。中间层也称为硬件抽象层(HardwareAbstractLayer,HAL)或板级支持包(BoardSupportPackage,BSP),位于硬件层和软件层之间，将系统上层软件与底层硬件分别开来。BSP作为上层软件与硬件平台之间的接口，须要为操作系统供应操作和限制具体硬件的方法。不同的操作系统具有各自的软件层次结构，BSP须要为不同的操作系统供应特定的硬件接口形式。BSP使上层软件开发人员无需关切底层硬件的具

7、体状况，依据BSP层供应的接口即可进行开发。BSP是一个介于操作系统和底层硬件之间的软件层次,包括了系统中大部分与硬件联系紧密的软件模块。BSP一般包含相关底层硬件的初始化、数据的输入/输出操作和硬件设备的配置等功能。9 简述嵌入式计算机系统系统软件层的组成和功能。系统软件层通常包含有实时多任务操作系统(ReaUimeOPerationSyStem,RTOS)文件系统、图形用户接口(GraPhiCUSerlnterface,GUI)、网络系统及通用组件模块组成。(1)嵌入式操作系统(EmbeddedOperatingSystem,EOS)EoS负责嵌入式系统的软件、硬件的资源支配、任务调度，限

8、制协调。(2)文件系统嵌入式文件系统与通用操作系统的文件系统不完全相同，主要供应文件存储、检索和更新等功能，一般不供应爱惜和加密等平安机制。(3)图形用户接口(GUI)GU【运用户可以通过窗口、菜单、按键等方式来便利地操作计算机或者嵌入式系统。10 .简述RTOS的定义与特点。RTOS是指能够在指定或者确定的时间内完成系统功能和对外部或内部、同步或异步时间做出响应的系统，系统能够处理和存储限制系统所须要的大量数据,特点：(1)约束性RTOS任务的约束包括时间约束、资源约束、执行依次约束和性能约束。(2)可预料性可预料性是指RToS完成实时任务所须要的执行时间应是可知的。(3)牢靠性(4)交互性

9、H.常用的RTOS调度技术有哪些？各有什么特点？(1)抢占式调度和非抢占式调度抢占式调度通常是优先级驱动的调度。每个任务都有优先级，任何时候具有最高优先级且已启动的任务先执行。抢占式调度实时性好、反应快，调度算法相对简洁，可优先保证高优先级任务的时间约束，其缺点是上下文切换多。而非抢占式调度是指不允许任务在执行期间被中断，任务一旦占用微处理器就必需执行完毕或自愿放弃，其优点是上下文切换少，缺点是微处理器有效资源利用率低，可调度性不好。(2)静态表驱动策略和优先级驱动策略静态表驱动策略是一种离线调度策略，指在系统运行前依据各任务的时间约束及关联关系，接受某种搜寻策略生成一张运行时刻表。在系统运行

10、时，调度器只需依据这张时刻表启动相应的任务即可。优先级驱动策略指依据任务优先级的凹凸确定任务的执行依次。优先级驱动策略又分为静态优先级调度策略和动态优先级调度策略。静态优先级调度是指任务的优先级支配好之后，在任务的运行过程中，优先级不会发生变更。静态优先级调度又称为固定优先级调度。动态优先级调度是指任务的优先级可以随着时间或系统状态的变更而发生变更。12 .冯诺依曼结构与哈佛结构各有什么特点？(1)哈佛结构的主要特点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器是两个相互独立的存储器，每个存储器独立编址、独立访问。(2)冯诺依曼结构的计算机由CPU和存储器构成，其程序和数据共用

11、一个存储空间，程序指令存储地址和数据存储地址指向同一个存储器的不同物理位置;接受单一的地址及数据总线，程序指令和数据的宽度相同。程序计数器(PC)是CPU内部指示指令和数据的存储位置的寄存器13 .RISC架构与CISC架构相比有什么优点？困难指令集计算机(ComplexInstructionSetComputer,CISC)；精简指令集计算机(RedUCedInstructionSetComputer,RISC)RISC优点:(1)结构更加简洁合理，从而提高运算效率;(2)优先选取运用频率最高的、很有用但不困难的指令，避开运用困难指令;(3)固定指令长度，削减指令格式和寻址方式种类；(4)指

12、令之间各字段的划分比较一样，各字段的功能也比较规整；(5)接受LoadZStore指令访问存储器，其余指令的操作都在寄存器之间进行；(6)增加CPU中通用寄存器数量，算术逻辑运算指令的操作数都在通用寄存器中存取；(7)大部分指令限制在一个或小于一个机器周期内完成；(8)以硬布线限制逻辑为主，不用或少用微码限制；(9)接受高级语言编程，重视编译优化工作，以削减程序执行时间。14 .简述流水线技术的基本概念。流水线技术的基本概念是将一个重复的时序分解成若干个子过程,而每一个子过程都可有效地在其专用功能段上与其他子过程同时执行。15 .试说明指令流水线的执行过程。在流水线技术中，流水线要求可分成若干

13、相互联系的子过程，实现子过程的功能所需时间尽可能相等。形成流水处理，须要一段准备时间。指令流发生不能依次执行时，会使流水线过程中断，再形成流水线过程则须要时间。(执行、取操作数、指令译码、取指令)16 .大端存储法与小端存储法有什么不同？对存储数据有什么要求与影响？小端：较高的有效字节存放在较高的的存储器地址，较低的有效字节存放在较低的存储器地址。大端：较高的有效字节存放在较低的存储器地址，较低的有效字节存放在较高的存储器地址。其次章1、ARM微处理器的特点A体积小、低功耗、低成本、高性能；B支持ThUmb（16位）ARM（犯位）双指令集，能很好地兼容8位/16位器件;C大量运用寄存器，指令执

14、行速度更快；D大多数数据操作都在寄存器中完成；E寻址方式灵敏简洁、执行效率高。2、画出ARM体系结构方框图，并说明各部分功能（23）32 X 8乘法寻桶形移位器tENOUTALE A(31:0 ABEC地址备存器打描疗制指令讲码和 避软控制地址寄存器fl（32 X 32位寄存器）有存卷）32 位ALUnF： NINDBGRQIBreakpti DBGACK - ECLK nEXLC ISYNC BL(3:0) APE MCLK WAIT nRW MASfLOJ nlRQ nFIQ- nRESET -ABORT, NTRANS MRREQ nOPC SEQ LOCK nCPI -CBA -CPB

15、 M49 V- TBE TBITHIGHZ指令渔水线设数据寄存器ThUmb指令控制既D31：0图2.L1ARM体系结构方框图1 .ALUARM体系结构的ALU与常用的ALU逻辑结构基本相同，由两个操作数锁存器、加法器、逻辑功能、结果及零检测逻辑构成。ALU的最小数据通路周期包含寄存器读时间、移位器延迟、ALU延迟、寄存器写建立时间、双相时钟间非重叠时间等几部分。2 .桶形移位寄存器ARM接受了32X32位桶形移位寄存器，左移/右移n位、环移n位和算术右移n位等都可以一次完成，可以有效的削减移位的延迟时间。在桶形移位寄存器中，全部的输入端通过交叉开关（CrOSSbar）与全部的输出端相连。交叉开

16、关接受NMOS晶体管来实现。3 .高速乘法器ARM为了提高运算速度，接受两位乘法的方法，2位乘法可依据乘数的2位来实现“加一移位”运算。ARM的高速乘法器接受32X8位的结构，完成32X2位乘法也只需5个时钟周期4 .浮点部件在ARM体系结构中，浮点部件作为选件可依据须要选用，FPAlO浮点加速器以协处理器方式与ARM相连，并通过协处理器指令的说明来执行。浮点的LOad/Store指令运用频度要达到67%,故FPAlO内部也接受LOad/Store结构，有8个80位浮点寄存器组，指令执行也接受流水线结构。5 .限制器ARM的限制器接受硬接线的可编程逻辑阵列PLA,其输入端有14根、输出端有40

17、根，分散限制LOad/Store多路、乘法器、协处理器以及地址、寄存器ALU和移位器。6 .寄存器ARM内含37个寄存器，包括31个通用32位寄存器和6个状态寄存器7、分析ARMn的内核结构（P26）8、分析corte-M4处理器内部结构（P33）14、ARM微处理器支持哪几种运行模式？各运行模式有什么特点？答：1）用户模式：ARM处理器正常程序执行模式；2）快速中断模式：用于高速数据传输或通道处理；3）外部中断模式：用于通用的中断处理；4）管理模式：操作系统运用的爱惜模式；5）数据访问终止模式：当数据或指令预取终止时进入该模式，可用于虚拟存储及存储爱惜；6）系统模式：运行具有特权的操作系统任

18、务；7）未定义指令中止模式：当未定义的指令执行时进入该模式，可用于支持硬件协处理器的软件仿真。15、RM微处理器有哪几种工作状态？各工作状态有什么特点答：ARM处理器有32位ARM和16位Thumb两种工作状态。在32位ARM状态下执行字对齐的ARM指在16位ThUmb状态下执行半字对齐的Thumb指令。16、试分析ARM寄存器组织结构图，并说明寄存器分组与功能。答：I.通用寄存器通用寄存器（ROR15）可分成不分组寄存器ROR7、分组寄存器R8R14和程序计数器RI5三类。（1）不分组寄存器ROR7不分组寄存器ROR7是真正的通用寄存器，可以工作在全部的处理器模式下，没有隐含的特殊用途。（2

19、）分组寄存器R8R14分组寄存器R8R14取决于当前的处理器模式，每种模式有专用的分组寄存器用于快速异样处理（3）程序计数器R15读程序计数器：读PC主要用于快速地对接近的指令和数据进行位置无关寻址，包括程序中的位置无关转移。写程序计数器：写R15的通常结果是将写到RI5中的值作为指令地址，并以此地址发生转移。2程序状态寄存器寄存器RI6用作程序状态寄存器CPSR（当前程序状态寄存器）。在全部处理器模式下都可以访问CPSR。17、简述程序状态寄存器的位功能（1）条件码标记NxZ、CV（Negative、Zero、Carry、overflow）均为条件码标记位（ConditionCodeFlag

20、s）,它们的内容可被算术或逻辑运算的结果所变更，并且可以确定某条指令是否被执行。CPSR中的条件码标记可由大多数指令检测以确定指令是否执行。在ARM状态下，绝大多数的指令都是有条件执行的。在ThUmb状态下，仅有分支指令是有条件执行的。通常条件码标记通过执行比较指令（CMN、CMP、TEQ.TST）.一些算术运算、逻辑运算和传送指令进行修改。条件码标记的通常含义如下： N：假如结果是带符号二进制补码，那么，若结果为负数，则N=I;若结果为正数或0,则N=Oo Z：若指令的结果为0,则置1（通常表示比较的结果为“相等”），否则置0。C：可用如下4种方法之一设置：一一加法（包括比较指令CMN）。若

21、加法产生进位（即无符号溢出），则C置1；否则置0。一一减法（包括比较指令CMP）。若减法产生借位（即无符号溢出），则C置0；否则置I。一一对于结合移位操作的非加法/减法指令，C置为移出值的最终1位。一一对于其他非加法/减法指令，C通常不变更。 V：可用如下两种方法设置，即一一对于加法或减法指令，当发生带符号溢出时，V置1,认为操作数和结果是补码形式的带符号整数。一一对于非加法/减法指令，V通常不变更。（3）限制位程序状态寄存器PSR（ProgramStatusRegister）的最低8位I、F、T和M4：0用作限制位。当异样出现时变更限制位。处理器在特权模式下时也可由软件变更。 a.中断禁止位

22、I：置I,则禁止IRQ中断；F：置1,则禁止FIQ中断。 b.T位T=O指示ARM执行；T=I指示Thumb执行。 c.模式限制位M4、M3、M2、MI和Mo（M4:0）是模式位，确定处理器的工作模式。20、ARM体系结构支持几种类型的异样，并说明其异样处理模式和优先级状态？答，支持7种类型的异样异样处理过程：（进入异样）PC-*LR,CPRSfSPSR,设置CPSR的运行模式位，跳转到相应的异样处理程序，（异样返回）LRfPC,SPSRfCPSR,若在进入异样处理时设置中断禁止位，要在此清楚，兔位异样处理程序不须要返回。ReSet数据中指快速中断请求（FIQ）中断请求（IRQ）指令预取中止未

23、定义指令和软件中止八21、简述异样类型的含义 （1）复位 当处理器的复位电平有效时，产生复位异样，ARM处理器马上停止执行当前指令。复位后，ARM处理器在禁止中断的管理模式下，程序跳转到复位异样处理程序处执行（从地址0x00000000或0xFFFF0000起先执行指令）。 （2）未定义指令异样 当ARM处理器或协处理器遇到不能处理的指令时，产生未定义指令异样。当ARM处理器执行协处理器指令时，它必需等待任一外部协处理器应答后，才能真正执行这条指令。若协处理器没有响应，就会出现未定义指令异样。若试图执行未定义的指令，也会出现未定义指令异样。未定义指令异样可用于在没有物理协处理器（硬件）的系统上

24、，对协处理器进行软件仿真，或在软件仿真时进行指令扩展。 （3）软件中断异样（SOftWareInterrUpt,SWD 软件中断异样由执行SWI指令产生，可运用该异样机制实现系统功能调用，用于用户模式下的程序调用特权操作指令，以请求特定的管理（操作系统）函数。 （4）指令预取中止 若处理器预取指令的地址不存在，或该地址不允许当前指令访问，存储器会向处理器发出存储器中止（AbOrt）信号，但当预取的指令被执行时，才会产生指令预取中止异样。 （5）数据中止（数据访问存储器中止） 若处理器数据访问指令的地址不存在，或该地址不允许当前指令访问时，产生数据中止异样。存储器系统发出存储器中止信号。响应数据

25、访问（加载或存储）激活中止，标记数据为无效。在后面的任何指令或异样变更CPU状态之前，数据中止异样发生。 （6）外部中断请求（IRQ）异样 当处理器的外部中断请求引脚有效，且CPSR中的I位为0时，产生IRQ异样。系统的外设可通过该异样请求中断服务。IRQ异样的优先级比FlQ异样的低。当进入FlQ处理时，会屏蔽掉IRQ异样。 （7）快速中断请求（FIQ）异样 当处理器的快速中断请求引脚有效，且CPSR中的F位为。时，产生FIQ异样。FlQ支持数据传送和通道处理，并有足够的私有寄存器。22、简述ARM微处理器处理异样的操作过程。1、将下一条指令的地址存入相应连接寄存器LR,以便程序在处理异样返回

26、时能从正确的位置重新起先执行。若异样是从ARM状态进入，LR寄存器中保存的是下一条指令的地址（当前PC+4或PC+8,与异样的类型有关）；若异样是从ThUmb状态进入，则在LR寄存器中保存当前Pe的偏移量，这样，异样处理程序就不须要确定异样是从何种状态进入的。例如：在软件中断异样SWL指令MOVPC,R14_svc总是返回到下一条指令,不管SWI是在ARM状态执行，还是在ThUmb状态执行。2、将CPSR复制到相应的SPSR中。3、依据异样类型，强制设置CPSR的运行模式位。4、强制PC从相关的异样向量地址取下一条指令执行，从而跳转到相应的异样处理程序处。24、说明存储器映射I/O的特点。I/

27、O口运用特定的存储器地址，当从这些地址加载（用于输入）或向这些地址存储（用于输出）时，完成I/O功能。加载和存储也可用于执行限制功能，代替或者附加到正常的输入或输出功能。然而，存储器映射I/O位置的行为通常不同于对一个正常存储器位置所期望的行为。例如，从一个正常存储器位置两次连续的加载，每次返回的值相同。而对于存储器映射I/O位置，第2次加载的返回值可以不同于第1次加载的返回值43、简述ARMAMBA接口结构与功能。AMBA有AHB（AdvancedHigh-performanceBus,先进高性能总线）、ASB（AdvancedSystemBus,先进系统总线）和APB（AdvancedPe

28、ripheralBus,先进外围总线）等三类总线。 ASB是目前ARM常用的系统总线，用来连接高性能系统模块，支持突发（BUrSt）方式数据传送。 AHB不但支持突发方式的数据传送，还支持分别式总线事务处理，以进一步提高总线的利用效率。特殊在高性能的ARM架构系统中，AHB有逐步取代ASB的趋势，例如在ARM1020E处理器核中。 APB为外围宏单元供应了简洁的接口，也可以把APB看作ASB的余部。 AMBA通过测试接口限制器TIC（TestInterfaceController）供应了模块测试的途径，允许外部测试者作为ASB总线的主设备来分别测试AMBA上的各个模块。 AMBA中的宏单元也可

29、以通过JTAG方式进行测试。虽然AMBA的测试方式通用性稍差些，但其通过并行口的测试比JTAG的测试代价也要低些。44.简述ARMJTAG调试接口结构、电路与功能。ARMJTAG调试接口的结构如图2.7.2所示。它由测试访问端口TAP（TestAccessPort）限制器、旁路（ByPaSS）寄存器、指令寄存器、数据寄存器以及与JTAG接口兼容的ARM架构处理器组成。处理器的每个引脚都有一个移位寄存单元（边界扫描单元（BSC,BoundaryScanCell）,它将JTAG电路与处理器核逻辑电路联系起来，同时，隔离了处理器核逻辑电路与芯片引脚。全部边界扫描单元构成了边界扫描寄存器BSR,该寄存

30、器电路仅在进行JTAG测试时有效，在处理器核正常工作时无效。（I）JTAG的限制寄存器测试访问端口TAP限制器对嵌入在ARM处理器核内部的测试功能电路进行访问限制，是一个同步状态机。通过测试模式选择TMS和时钟信号TCK来限制其状态转移，实现IEEEl149.1标准所确定的测试逻辑电路的工作时序。指令寄存器是串行移位寄存器，通过它可以串行输入执行各种操作的指令。数据寄存器组是一组串行移位寄存器。操作指令被串行装入由当前指令所选择的数据寄存器，随着操作的进行，测试结果被串行移出I/OTDO图2.7.2 JTAG稔试接口示意图输出O第三章2简述S3C2410A存储器限制器的特性。特性： 支持小/大

31、端(通过软件选择)。 地址空间：每个bank有128MB(总共有8个bank,共1GB) 除bank只能是16/32位宽之外，其他bank都具有可编程的访问位宽(8/16/32位)。 总共有8个存储器bank(bankbank7):一其中6个用于RoM,SRAM等；一剩下2个用于ROM,SRAM,SDRAM等。 7个固定的存储器bank(bankbank6)起始地址。 最终一个bank(bank7)的起始地址是可调整的。 最终两个bank(bank6和bank7)的大小是可编程的。 全部存储器bank的访问周期都是可编程的。 总线访问周期可以通过插入外部等待来扩展。 支持SDRAM的自刷新和掉

32、电模式。3画出S3C2410A复位后的存储器映射图，并分析不同存储器的地址范围。(P69-70)S3C2410A兔位后，存储器的映射状况如图3.2.1所示，bank6和bank7对应不同大小存储器时的地址范围参见表3.2.U不使fflNANDRdSh作为启动RoM使用NANDFIdSh作为启动RoM注意：SROM表示是RoM或SRAM类型的存储器；SFRJ酎热功能寄存器。图321S3C2410A复位后的存储器B期寸表3.2.1bankbankTi也址Address2MB4MB8MB16MB32MB64MB128MBBank6Startaddress0x3000_00000x3000,00000

33、x3000,00000x3000.00000x3000_00000x3000,00000x300(LOoOoEndaddress0x3OILffff0x303Lffff0x307Lffff0x30ff,ffff0x3IfLfffl0x33ff-三0x37ff_ffffBank7Startaddress0x3020,00000x3040.00000x3080.00000x3100.00000x3200_00000x3400.00000x3800_0000Endaddress0x303fffff0x307fffff0x30ffffff0x31ffffff0x33ffffff0x37ffffff0x

34、3fffffff注：bank6和bank7必须具有相同的存储器大小。4试分析复位电路的工作过程。工作过程：在系统上电时，通过电阻R108向电容C162充电，当C162两端的电压未达到高电平的门限电压时，RESET端输出为高电平，系统处于复位状态；当C162两端的电压达到高电平的门限电压时，RESET端输出为低电平，系统进入正常工作状态。当用户按下按钮RESET时，C162两端的电荷被放掉，RESET端输出为高电平，系统进入复位状态，再重复以上的充电过程，系统进入正常工作状态。6简述S3C2410A时钟电路的特点。特点：产生CPU所需的FCLK时钟信号0AHB总线外围设备所需的HCLK时钟信号，

35、以及APB总线外围设备所需的PCLK时钟信号。微处理器的主时钟可以由外部时钟源供应，也可以由外部振荡器供应。 OM3:2=00时，MPLL和UPLL的时钟均选择外部晶体振荡器； OM3:2=01时，MPLL的时钟选择外部晶体振荡器；UPLL选择外部时钟源 OM3:2=10时，MPLL的时钟选择外部时钟源；UPLL选择外部晶体振荡器； OM3:2=1I时，MPLL和UPLL的时钟均选择外部时钟源。7S3C2410A的电源管理模块具有哪几种工作模式？各有什么特点？正常模式：在这个模式，由于全部外围设备都处于开启状态，因此功耗达到最大。若不须要定时器，那么用户可以断开定时器的时钟，以降低功耗慢速模式

36、:称无PLL模式,在慢速模式不运用PLL,而运用外部时钟(XTIPLL或EXTCLK)干脆作为S3C2410A中的FCLK。在这种模式下，功耗大小仅取决外部时钟的频率，功耗与PLL无关。空闲模式：电源管理模块只断开CPU内核的时钟(FCLK),但仍为全部其他外围设备供应时钟。空闲模式降低了由CPU内核产生的功耗。任何中断请求可以从空闲模式唤醒CPU。掉电模式：电源管理模块断开内部电源除唤醒逻辑以外，CPU和内部逻辑都不会产生功耗。激活掉电模式须要两个独立的电源，一个电源为唤醒逻辑供电；另一个为包括CPU在内的其他内部逻辑供电，并且这个电源开/关可以限制。在掉电模式下，为CPU和内部逻辑供电的其

37、次个电源将关断。通过EINT15:0或RTC报警中断可以从掉电模式唤醒S3C24IOAo13S3C2410A与配置I/O相关的寄存器有哪些？各自具有什么功能？表3.5.5市断控制器的持联香存器地址R/W描述复位值SRCPND0X4A00O(XX)R/W中断源挂起寄存器，为0时，无中断请求；当有中断产生，相应位置1。所有来自中断源的中断请求苜先被登记到中断源挂起寄存器中OXOoooo000INTMOD0X4A000004ItW巾断模式寄存器：O=IRQ模式，1=FlQ模式,多个IRQ中断的仲裁过程在优先级寄存器进行。0x00000000INTMSK0X4A000008RW中断屏蔽寄存器：O=允许

38、中断，1=屏蔽中断。中断屏蔽寄存器的主要功能是屏蔽相应巾断的请求，即使申断挂起寄存器的相应位已经置1,也就是说已经有相应的中断请求发生了；但是如果此时中断屏蔽寄存器的相应位置1,则中断控制器将屏蔽该中断请求CPU不会响应该中断OxFFFFFFFFPRIORITY0x4A000OOCRWIRQ中断优先级控制寄存器0x7FINTPND0X4A000OlORW中断状态指示寄存器：0=该中断没有请求，1=该中断源发出中断请求0x000000IntoffseT0X4A000014R中断偏移寄存器，指示IRQ中断源0x000000SUBSRCPND0X4A000018R/W子中断源状态寄存器，指示中断请求

39、的状态。O=该中断没有请求，1=该巾断源发出中断请求0x000000INTSUBMSK0X4A000OlCR/W定义哪几个中断源屏蔽。O=中断服务允许，1=中断服务屏蔽0x7FF15简述ARM系统中的中断处理过程。处理过程：（1）保存现场。（2）模式切换。（3）获得中断服务子程序地址。（4）多个中断请求处理。（5）中断返回，复原现场。17试按功能对S3C2410A的中断源进行分类。表3.5.1S3C2410A的中断源巾断源描述仲裁器分组INT_ADCADCEoC和触摸中断(INT_ADC/INT_TC)ARB5卡T_RTCRTC报警中断ARB5Int_spiiSPn中断ARB5INT_UART

40、0UARTo巾断（故障、接收和发送）ARB5INTJICEC中断ARB4VINT_USBHUSB主设备中断ARB4INT_USBUSB从设备中断ARB4保留保留ARB4INT_UART1UARTI中断（故障、接收和发送）ARB4INT_SPIOSPlo中断ARB4INT_SDISD仲断ARB3INT_DMA3DMA通道3中断ARB3INT_DMA2DMA通道2中断ARB3INT_DMA1DMA通道1中断ARB3INT_DMA0DMA通道0中断ARB3INT_LCDLCD中断ARB3INT_UART2UART2中断(故障、接收和发送)ARB2IN(TlMER4定时器4中断ARB2INIMERS定

41、时器3中断ARB2I三(riMER2定时器2中断ARB2INT_TIMER1定时器1中断ARB2INTjlMERO定时器0中断ARB2INT_WDT看门狗定时器中断ARBlINTJnCKRTC时钟滴答中断ARBl电源故障中断ARBl保留保留ARBlEINT8_23外部巾断823ARBlEINT4_7外部中断47ARBlEINT3外部中断3ARBOEINT2外部中断2ARBOEINTI外部中断1ARBOEINTO外部中断0ARBO19简述接受DMA方式进行数据传输的过程。过程：(1)外设向DMA限制器发出DMA请求。(2) DMA限制器向CPU发出总线请求信号。(3) CPU执行完现行的总线周期

42、后，向DMA限制器发出响应请求的回答信号。(4) CPU将限制总线、地址总线及数据总线让出，由DMA限制器进行限制。(5) DMA限制器向外部设备发出DMA请求回答信号。(6)进行DMA传送。(7)数据传送完毕，DMA限制器通过中断请求线发出中断信号。CPU在接收到中断信号后，转人中断处理程序进行后续处理。(8)中断处理结束后，CPU返回到被中断的程序接着执行。CPU重新获得总线限制权。20简述S3C2410A的DMA限制器功能。S3C24I0A有4个DMA限制器。每个DMA限制器可以处理以下4种状况：(1)源和目的都在系统总线上；(2)源在系统总线上，目的在外围总线上；(3)源在外围总线上，

43、目的在系统总线上；(4)源和目的都在外围总线上。S3C2410A每个DMA通道有9个限制寄存器，4个通道共有36个寄存器。每个DMA通道的9个限制寄存器中有6个用于限制DMA传输，另外3个用于监控DMA限制器的状态。21S3C2410A的DMA通道有几个限制寄存器？各自具有什么功能？(1) DMA初始化源寄存器(DISRC)DMA初始化源寄存器(DlSRC)用于存放要传输的源数据的起始地址。(2) DMA初始化源限制寄存器(DISRCC)DMA初始化源限制寄存器(DISRCC)用于限制源数据在AHB总线还是APB总线上并限制地址增长方式3) DMA初始化目标地址寄存器(DIDST),DMA初始

44、化目标地址寄存器(DIDST)用于存放传输目标的起始地址。(4) DMA初始化目标限制寄存器(DIDSTC)DMA初始化目标限制寄存器(DlDSTC)用于限制目标位于AHB总线还是APB总线上,并限制地址增长方式。(5) DMA限制寄存器(DCoN)有4个DMA限制寄存器(DCON)(DCoNoDC0N3)(6) DMA状态寄存器(DSTAT)DMA状态寄存器(DSTAT)保存DMAODMA3计数寄存器状态。(7) DMA当前源寄存器(DCSRC)DMA当前源寄存器(DCSRC)用于保存DMAn的当前源地址。n的当前目标地址。(8) DMA当前目标寄存器(DCDST)DMA当前目标寄存器(DC

45、DST)用于保存DMAn的当前目标地址。(9) DMA屏蔽触发寄存器(DMASKTRlG)DMA屏蔽触发寄存器(DMASKTRlG)限制DMAODMA3触发状态。第四章1、简述存储器系统层次结构及特点。CPU寄存叁保存来A cache的字主存储器保存取自 外部存储器上的文件外部存储器保存取自 远程二级存储I:的文件芯片外的CaCbe保存取自 主存储H上的cache行芯片内的CadK保存取自芯片外cache的cchc行./芯片外的高速镶存 3 / (SRAM. DRAM./ DDRAM)远程二级存向(分布式文件系统.WCb服务器)主存他器 (Flash. PROM. EPROM E2PROM、外部存健器磁盘,光盘,CF卡.SD卡)寄存器芯片内的高速缓存(CadiC)层次结构：组成为6个层次的金字塔形的层次结构，特点：上面一层的存储器作为下一层存储器的高速缓存。更大 更慢. 更便宜的 存储设需更小.更快,更费的存储设备2、简述CaChe的分类与功能。Cache可以分为统一cache和独立的数据/程序cacheo在一个存储系统中，指令预取时和数据读写时运用同一个cache,这时称系统运用统一的cacheo假如在一个存储系统中，指令预取时运用的一个cache,数据读写时运用的另一个cache,各自是独立的，这时称系统运用了独立的cache,用于指令预取的cache称为