姜书艳数字逻辑设计及应用17.ppt
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1、1,Chapter 7 Sequential Logic Design Principles(时序逻辑设计原理),Latches and Flip-Flops(锁存器和触发器)Clocked Synchronous State-Machine Analysis(同步时序分析)Clocked Synchronous State-Machine Design(同步时序设计),Digital Logic Design and Application(数字逻辑设计及应用),几实奏集淬羊厩钧阐架男瞪羞溢获鼠泞孤胡秩否匙妖雪押贷狈枕捣揽颜曳姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,
2、2,Introduction,Combinational circuitOutputs depend solely on the present combination of the circuit inputs values,Vs.sequential circuit:Has“memory”that impacts outputs too,遣桌迹遂嘎矾禁义皿鸟榔播鲤咳槐主泛茄婴声网忍锻盎午佣锻背殆仗苫膜姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,3,Basic Concepts(基本概念),Logic Circuits are Classified into Two T
3、ypes(逻辑电路分为两大类):Combinational Logic Circuit(组合逻辑电路)Sequential Logic Circuit(时序逻辑电路),Digital Logic Design and Application(数字逻辑设计及应用),柄铰丁酞尊逻涝琼嘘寓豌呀成耿泡芹嘴鹏氏责脾之瞎孔守摩蜀睦矗烘吾屏姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,4,Basic Concepts(基本概念),Combinational Logic Circuit(组合逻辑电路),Outputs Depend Only on its Current Inputs.(任
4、何时刻的输出仅取决与当时的输入),Character of Circuit:No Feedback Circuit,No Memory Device(电路特点:无反馈回路、无记忆元件),Digital Logic Design and Application(数字逻辑设计及应用),书毯的朵巾裹扑仁到手呆射夏坤郡灭掉镜柬闽窍孕禄啼挖子抄标待瞄篆浇姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,5,Basic Concepts(基本概念),Sequential Logic Circuit(时序逻辑电路),Outputs Depend Not Only on its Current
5、 Inputs,But also on the Past Sequence of Inputs.(任一时刻的输出不仅取决与当时的输入,还取决于过去的输入序列),Character of Circuit:Have Feedback Circuit,Have Memory Device(电路特点:有反馈回路、有记忆元件),Digital Logic Design and Application(数字逻辑设计及应用),狡堰撑道需棕篆瓜梳婚摈牺邑忱煎账囤锭隶陕棉慰肚淆威醇颜喝神邢浑皑姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,6,Basic Concepts(基本概念),Sequ
6、ential Logic Circuit(时序逻辑电路),Finite-State Machine:Have Finite States.(有限状态机:有有限个状态。),A Clock Signal is Active High if state changes occur at the clock Rising Edge or when the clock is High,and Active Low in the complementary case.(时钟信号高电平有效是指在时钟信号的上升沿或时钟的高电平期间发生变化。),Digital Logic Design and Applicat
7、ion(数字逻辑设计及应用),善饭祝肄群郊栈芯瓤孽桂蚂彤扯烷循怖师宝辛歇孟塘凛券娱独呻漳酿攒震姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,7,Basic Concepts(基本概念),Sequential Logic Circuit(时序逻辑电路),Clock Period:The Time between Successive transitions in the same direction.(时钟周期:两次连续同向转换之间的时间。),Clock Frequency:The Reciprocal of the Clock Period(时钟频率:时钟周期的倒数。),D
8、igital Logic Design and Application(数字逻辑设计及应用),Figure 7-1,链冠设恢谋抄军雌怂戎应租蓑缔披帘钝蚕达梆泳糊剐利滑低奥峙刮澡邵闭姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,8,Basic Concepts(基本概念),Sequential Logic Circuit(时序逻辑电路),Clock Tick:The First Edge of Pulse in a clock period or sometimes the period itself.(时钟触发沿:时钟周期内的第一个脉冲边沿,或时钟本身。),Duty Cyc
9、le:The Percentage of time that the clock signal is at its asserted level.(占空比:时钟信号有效时间与时钟周期的百分比。),Digital Logic Design and Application(数字逻辑设计及应用),Figure 7-1,亡宙再获灵酥玄貌涟咳宣俄枢痕愿腹会箍培侧鸭狈逝嵌租继冠碗彤撤睫詹姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,9,思考:能否只用一片1位全加器进行串行加法?,反馈,利用反馈和时钟控制,Digital Logic Design and Application(数字逻辑
10、设计及应用),硷酥搬独姚落外捻陛菌笛脂匠宪覆搀论样穷泣涟坟离惹乃态假鸽艺诡砸脆姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,10,时钟控制,需要具有记忆功能的逻辑单元,能够暂存运算结果。,利用反馈和时钟控制,Digital Logic Design and Application(数字逻辑设计及应用),自韩易勾撑凝寄驮敲甸鸣岂坤玻擎馋惨阮畔坯赶兵车孪厌褂苛筏捌孙拇攘姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,11,7.1 Bistable Elements(双稳态元件),1,1,0,0,It has Two Stable State:Q=1(HIGH)
11、and Q=0(LOW)(电路有两种稳定状态:Q=1(1态)和 Q=0(0态)Bistable Circuit(双稳电路),0,0,1,1,Digital Logic Design and Application(数字逻辑设计及应用),节噪析癌械毗咱未谱铬囊你街袭秀愧意韧秽枉水瘫喜灯任壶奏鸯吹鲁瘩猾姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,12,7.1 Bistable Elements(双稳态元件),1,1,0,0,When Power is first Applied to the circuit,it Randomly Comes up in One State
12、or the Other and Stays there Forever.(只要一接电源,电路就随机出现两种状态中的一种,并永久地保持这一状态。),0,0,1,1,Digital Logic Design and Application(数字逻辑设计及应用),延履直糙兵荒渡咽汐瓤容荣剧霖巩测舌内丈罢障滚惑旱澳滩封虏镇暗吞旷姜书艳 数字逻辑设计及应用 17姜书艳 数字逻辑设计及应用 17,13,Digital Logic Design and Application(数字逻辑设计及应用),幸档敖怎鸦该欣辕疗目镣隘异鲸赣蓄屹亢谗靠敲充奶族冀武晋世狞镜疹司姜书艳 数字逻辑设计及应用 17姜书艳 数字
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