MC145162锁相环中文.doc

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1、wordMotorola MC145162/D (CMOS)翻译中文一、 简介MC145162可编程的双PLL(锁相环)频率合成器，最高频率可达到60 MHz 和 85 MHz 。适合配合MC3361，MC3362，MC2833等调频发射接收模块的使用，适用于全球X围内的CT-1制式的无绳 。同样适用于需要60 MHz以下的频率其它产品。MC145162-1是MC145162的高频版本，工作频率高达85 MHz。通过MCU的串行接口，我们可以非常方便地操作它的完全可编程的接收、发射、参考、辅助参考计数器。正因为这样，所以它可使用于任何CT-1制式的无绳 。本元件的发射环和接收环各有一个独立的相

2、位检测器。一个共用的参考晶体，驱动两个独立的参考频率计数器，为发射环和接收环提供了独立的参考频率。如果有需要的话，辅助参考计数器可以让我们为发射环和接收环选择一个额外的参考频率。二、 参数X围工作电压X围：2.5 到 5.5 V。工作温度X围：40 到 +75功耗：3.0 mA 2.5 V最大工作频率：MC145162 - 60 MHz 200 mV pp, VDD = 2.5 VMC145162-1 - 85 MHz 250 mV pp, VDD = 2.5 V可选3线或者4线的串行接口。内置MCU时钟输出，值为参考晶体的频率3/4可选。可由MCU的MCUCLK脚控制省电模式。内置的参考晶体

3、，支持外置的晶体可达16.0 MHz。参考频率计数器的分频X围：16-4095辅助参考频率计数器的分频X围：16-16,383发射计数器的分频X围：16-65,535接收计数器的分频X围：16-65,535三、 管脚定义输入端：OSCin/OSCout参考晶体输入/输出引脚第7、8脚当连接到一个外接的并联谐振晶体的时候，这些引脚组成了一个参考振荡器。应用在各国的无绳 时，图6显示了不同的晶体频率和参考频率的关系。作为一个外接产生的参考信号时，OSCin可作为输入脚，通常是AC耦合的。MCUCLK系统时钟脚第5脚这个输出脚提供了一个3分频或者4分频的晶体频率信号OSCout，由控制存放器中的专用

4、位来配置。本信号可以作为MCU或者其他系统的时钟源。ADin, Din, CLK, ENB辅助数据输入脚、数据输入脚、时钟脚、使能脚第2、3、1、4脚这4个脚提供了一个MCU的串行接口，为参考计数器、发射通道计数器、承受通道计数器编程。他们还提供PLL的各种控制功能，包括省电模式与编程格式。TxPS/fTx, RxPS/fRx发射省电模式、接收省电模式第13、11脚正常情况下，这些输出引脚提供了内置节能模式工作的状态信息。假设发射通道计数器电路处于关机模式，TxPS/fTx脚被置高。假设接收通道计数器电路处于关机模式，RxPS/fRx脚被置高。这些输出脚被用来控制发射机和接收机的外置电源开关，

5、以节省MCU的控制引脚。在Tx/Rx通道计数器处于测试模式时， TxPS/fTx 与 RxPS/fRx引脚分别输出发射通道计数器fTx和接收通道计数器fRx的分频值。控制存放器控制这个测试模式。计数器的测试模式的详细资料，在本数据手册的 Tx/Rx 通道计数器测试局部。fin-T/fin-R发射/接收计数器输入引脚第14、9脚fin-T 和 fin-R 被分别输入到发射与接收计数器。这些信号通常由VCO环路驱动，且为AC耦合。最小的输入信号电平为 200 mV p-p 60.0 MHz。输出端：TxPDout/RxPDout发射/接收相位检测器输出引脚第15、10脚这些发射与接收相位检测器三态

6、输出脚，被用作环路错误信号参见图7：相位检测器的输出波形。鉴相器增益为VDD/4 V/弧度。频率：fV fR 或 fV 超前：输出 = 负脉冲频率：fV fR 或 fV 滞后：输出 = 正脉冲频率：fV = fR 且同相： 输出 = 高阻抗状态注意：fR为鉴相器输入脚经分压后的参考频率，而fV为鉴相器输入脚经分频后的VCO频率。LD锁定检测脚第16脚锁定检测信号与发射环相关联。输出脚为高电平表示失锁参见图7：LD输出脚的波形。电源局部：VDD电源正极第12脚VDD对VSS的X围为2.5-5.5 V。VSS电源负极第6脚。VSS为电源负极，通常接地。电平：VH = 高电平VL = 低电平在这一点

7、上，当fR和fV同相时，输出脚被拉到电源电压的一半。注意：当失锁的时候，TxPDout 和 RxPDout引脚产生错误的脉冲。当相位和频率锁定时，输出端为高阻态、那个脚的电压取决于低通滤波电容。四、MCU的编程方法MCU的编程方法有两种格式，由ENB输入引脚所控制。在串行数据传输的时候，假设使能信号为高，控制存放器/参考频率编程被选中。假设ENB为低时，发射计数器与接收计数器的被选中编程。在发射计数器与接收计数器编程期间，ADin 和 Din脚都能输入数据到发射与接收计数器。在CLK信号的上升沿，两个计数器的数据时序移入PLL的内置移位存放器。当用使能信号来编程发射/接收通道时，不必重新编程参

8、考频率计数器/控制存放器。在编程控制存放器/参考频率时，编程字的最高位MSB指示输入数据是控制字，或者是参考频率数据字。假设MSB为1，输入数据为控制字图8。同样参考图8与表1，控制存放器与位定义。假设MSB为0，输入数据是参考频率图9。参考频率字有32位，包括了12位的参考频率数据、14位辅助参考频率计数器信息、额外的参考频率选项和辅助参考频率计数器得使能位图9。假设AUX、REF、ENB位都为高，14位辅助参考频率计数器将为各个环路提供了一个额外的相位参考频率输出。假设AUX、REF、ENB位都为低，为省电起见，辅助参考频率计数器进入关机模式。其它关机模式将由控制存放器按表2和图8执行。在

9、ENB信号的下降沿，数据被存入存放器。通用通道模式有两种接口：3线或者4线接口模式。3线接口模式适用于MCU的SPI模式图10，4线接口模式适用于通用I/O口连接图11。13线模式在3线接口模式里，辅助数据选择位被置0。由16位的发射计数器和16位的接收计数器组成的32位数据，在CLK信号的上升沿，将通过引脚的数据锁存到PLL的内置存放器。参见图12和13。24线模式对于4线接口模式，辅助数据选择位被置1。在这种模式里，16位的发射存放器数据和16位的接收存放器数据同时分别输入ADin脚和Din脚。这种发射存放器与接收存放器同时输入数据的方法，使得4线接口模式的编程周期只有3线接口模式的一半。

10、参见图14和15当编程Tx/Rx通道计数器，ENB脚必须动作，以便在上次时钟的上升沿之后提供下降沿来锁存移位数据。最大数据传输速率为500 kbps。注意：1、最初的晶体启动时间要10ms，以使得所有的存放器被清空，允许编程新的数据值。2、在串行数据传输时，ENB脚置高有效。表1控制存放器功能位的描述Test Bit测试位置1：Tx/Rx通道计数器处于测试模式。置0：正常使用Aux Data Select辅助数据选项置1：ADin 和 Din脚分别输入16位发射数据和16位接收数据。置0：正常使用MCU的SPI接口。不用ADin引脚，将ADin引脚拉低。REFout /3或/ 4REFout3

11、/4 置1：REFout输出频率 = OSCout 3。置0：REFout输出频率 = OSCout 4。TxPD Enable(TxPD使能)置1：发射存放器、发射鉴相器与相关电路处于关机模式。Tx PS/fTx 被置高。RxPD EnableTxPD使能置1：接收存放器、接收鉴相器与相关电路处于关机模式。Rx PS/fRx 被置高。Ref PD EnableRef PD使能置1：12位和14位的参考频率计数器都处于关机模式。表2控制存放器关机模式位功能图15发射计数器与接收计数器的编程格式。4脚接口注意：串行数据传输的时候，ENB脚置低有效。参考频率选项与编程图16显示了参考频率编程字的位

12、功能。用户可以为所有的通道选择“固定参考频率，或者通过使用2个参考频率计数器，为一个特定的通道提供一个特定参考频率。但是发射通道6、8和14可设成25 kHz，通道8的参考频率可设为50 kHz。但是这个参考频率可能不能被用在接收端；此外，接收端的参考频率必须由另外一个参考频率计数器产生。参考频率越高，相位噪声性能越好，锁定所需要的时间越短。但是两个参考频率计数器都在工作的话，PLL将消耗更多电流。通常情况下，12位的参考频率计数器加上4 和 25模块，可以提供所有的参考频率，以满足需要。用户可以选择他们自己的参考频率，通过引入额外的14位辅助参考频率计数器。同样地，通过在参考计数器编程字中，

13、设置辅助参考使能位为0，14位辅助参考频率计数器就会被关闭。在这种情况下，fR2被自动连到C点25块输出。通过设置参考计数器编程字里面的fR1-S1 与 fR1-S2位，fR1可连接到A或B点。此时，14位辅助参考频率计数器数据处于“无效状态。假设14位辅助参考频率计数器启用辅助参考位=1，fR2将自动连接到D点14位计数器输出，fR1可选为连接到A、B或C点，取决于fR1-S1 与 fR1-S2位的设置。表4和图16描述了：辅助参考使能位、fR1-S1 与 fR1-S2 位设置的功能。简介锁相环是指一种电路或者模块,它用于在通信的接收机中,其作用是对接收到的信号进展处理,并从其中提取某个时钟

14、的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的或者说,相干的。由于锁定情形下即完成捕捉后,该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差,所以很形象地称其为锁相器。 锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器VCO的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两

15、个输入信号间留有一定的相位差。 PLL：phase Locked Loop 一样步回路, 锁相回路,用来统一整合时脉讯号,使内存能正确的存取资料。 直接数字频率合成(DDSDigital Direct Frequency Synthesis)技术是一种新的频率合成方法，是频率合成技术的一次革命，JOSEPH TIERNEY等3人于1971年提出了直接数字频率合成的思想，但由于受当时微电子技术和数字信号处理技术的限制，DDS技术没有受到足够重视，随着电子工程领域的实际需要以与数字集成电路和微电子技术的开展，DDS技术日益显露出它的优越性。 DDS是一种全数字化的频率合成器，由相位累加器、波形RO

16、M、D/A转换器和低通滤波器构成。时钟频率给定后，输出信号的频率取决于频率控制器，频率分辨率取决于累加器位数，相位分辨率取决于ROM的地址线位数，幅度量化噪声取决于ROM的数据位字长和D/A转换器位数。 DDS有如下优点： 频率分辨率高，输出频点多，可达N个频点(N为相位累加器位数)； 频率切换速度快，可达us量级； 频率切换时相位连续； 可以输出宽带正交信号； 输出相位噪声低，对参考频率源的相位噪声有改善作用； 可以产生任意波形； 全数字化实现，便于集成，体积小，重量轻，因此八十年代以来各国都在研制和开展各自的DDS产品，如美国QUALM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。这些DDS芯片的时钟频率从几十兆赫兹到几百兆赫兹不等，芯片从一般功能到集成有D/A转换器和正交调制器。 PLL：Phase Locked Logic 一样步逻辑 锁相环的用途是在收、发通信双方建立载波同步或位同步。因为它的工作过程是一个自动频率相位调整的闭合环路，所以叫环。锁相环分模拟锁相环和数字锁相环两种。14 / 14