Maxplus基本操作方法.doc

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1、word附录： Maxplus 根本操作方法图形输入法利用EDA工具进展原理图输入设计的优点是，设计者能利用原有的电路知识迅速入门，完成较大规模的电路系统设计，而不必具备许多诸如编程技术、硬件语言等新知识。MAX+plusII提供了功能强大，直观便捷和操作灵活的原理图输入设计功能，同时还配备了适用于各种需要的元件库，其中包含根本逻辑元件库如与非门、反向器、D触发器等、宏功能元件包含了几乎所有74系列的器件，以与功能强大，性能良好的类似于IP Core的巨功能块LPM库。但更为重要的是，MAX+plusII还提供了原理图输入多层次设计功能，使得用户能设计更大规模的电路系统，以与使用方便精度良好的

2、时序仿真器。以传统的数字电路实验相比为例，MAX+plusII提供原理图输入设计功能具有显著的优势： 能进展任意层次的数字系统设计。传统的数字电路实验只能完成单一层次的设计，使得设计者无法了解和实现多层次的硬件数字系统设计； 对系统中的任一层次，或任一元件的功能能进展准确的时序仿真，精度达 ，因此能发现一切对系统可能产生不良影响的竞争冒险现象； 通过时序仿真，能对迅速定位电路系统的错误所在，并随时纠正； 能对设计方案作随时更改，并储存入档设计过程中所有的电路和测试文件； 通过编译和编程下载，能在FPGA或CPLD上对设计项目随时进展硬件测试验证。 如果使用FPGA和配置编程方式，将不会有如何器

3、件损坏和损耗； 符合现代电子设计技术规X。传统的数字电路实验利用手工连线的方法 完成元件连接，容易对学习者产生误导，以为只要将元件间的引脚用引线按电路图连上即可，而不必顾与引线的长短、粗细、弯曲方式、可能产生的分布电感和电容效应以与电磁兼容性等等十分重要的问题。 以下将以一位全加器的设计为例详细介绍原理图输入设计方法，但应该更多地关注设计流程，因为除了最初的图形编辑输入外，其它处理流程都与文本如VHDL文件输入设计完全一致。1位全加器可以用两个半加器与一个或门连接而成，因此需要首先一个半加器的设计。以下将给出使用原理图输入的方法进展底层元件设计和层次化设计的完整步骤，其主要流程与数字系统设计的

4、一般流程根本一致。事实上，除了最初的输入方法稍有不同外，应用VHDL的文本输入设计方法的流程也根本与此一样。步骤1：为本项设计建立文件夹 任何一项设计都是一项工程Project，都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹，此文件夹将被EDA软件默认为工作库Work Library。一般不同的设计项目最好放在不同的文件夹中，注意，一个设计项目可以包含多个设计文件，例如数字频率计。图A3-1 进入Max+plusII，建立一个新的设计文件图A3-2 元件输入选择窗假设本项设计的文件夹取名为MY_PRJCT，在E盘中，路径为：E:MY_PRJCT。文件夹不能用中文。步骤2：输入设计

5、项目和存盘 1、打开Mux+plusII，选菜单FileNew图A3-1，在 弹出的File Type 窗中选原理图编辑输入项Graphic editor File，按OK后将打开原理图编辑窗。 2、在原理图编辑窗中的任何一个位置上点鼠标右键，将跳出一个选择窗，选择此窗中的输入元件项Enter Symbol，于是将跳出如图A3-2所示的输入元件选择窗。3、用鼠标双击文件库“Symbol Libraries中的e: maxplu2max2libprim项,在Symbol Files窗中即可看到根本逻辑元件库prim中的所有元件，但也可以在Symbol Name窗中用键盘直接输入所需元件名，在按O

6、K键，即可将元件调入原理图编辑窗中。如为了设计半加器，分别调入元件and2、not、xnor、input和output图A3-3并连接好。然后用鼠标分别在input和output的PIN-NAME上双击使其变黑色，再用键盘分别输入各引脚名：a、b、co和so。 4、点击选项File“Save As，选出刚刚为自己的工程建立的目录E:MY_PRJCT，将已设计好的图文件取名为：h_adder.gdf(注意后缀是.gdf)，并存在此目录内。图A3-3 将所需元件全部调入原理图编辑窗注意，原理图的文件名可以用设计者认为适宜的任何英文名VHDL文本存盘名有特殊要求，如adder.gdf(加法器)等。还

7、应注意，为了将文件存入自己的E:MY_PRJCT目录中，必须在如图A3-4的Save as窗中双击MY_PRJCT目录，使其打开，然后键入文件名，并按OK。图A3-4 连接好原理图并存盘注意：原理图画好后，可以建立成一个默认的逻辑符号，Flie - creat default symbol,如此可以将用户刚刚设计的电路形成一个模块符号h_adder。图A3-5 将当前设计文件设置成工程文件 步骤3：将设计项目设置成工程文件PROJECT 为了使Max+plusII能对输入的设计项目按设计者的要求进展各项处理，必须将设计文件，如半加器h_adder.gdf，设置成Project。如果设计项目由多

8、个设计文件组成，如此应该将它们的主文件，即顶层文件设置成Project。如果要对其中某一底层文件进展单独编译、仿真和测试，也必须首先将其设置成Projcet。图A3-6 选择最后实现本项设计的目标器件将设计项目如h_adder.gdf设定为工程文件设置成Project有两个途径： 1、如图A3-5，选择File Project Set Project to Current File，即将当前设计文件设置成Project。选择此项后可以看到图A3-5所示的窗口左上角显示出所设文件的路径。这点特别重要，此后的设计应该特别关注此路径的指向是否正确！ 2、如果设计文件未打开，可如图A3-5所示，选 F

9、ile Project Name ，然后在跳出的ProjectName窗中找到E:MY_PRJCT目录，在其File小窗中双击文件，此时即选定此文件为本次设计的工程文件即顶层文件了。步骤4：选择目标器件并编译图A3-7 对工程文件进展编译、综合和适配等操作为了获得与目标器件对应的，准确的时序仿真文件，在对文件编译前必须选定最后实现本设计项目的目标器件，在Max+plusII环境中主要选Altera公司的FPGA或CPLD。 首先在Assign选项的下拉菜单中选择器件选择项Device，其窗口如图A3-6所示。此窗口的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列

10、名，如EPM7128S对应的是MAX7000S系列；EPF10K10对应的是FLEX10K系列等。为了选择EPF10K10LC84-4器件，应将此栏下方标有Show only Fastest Speed Grades的勾消去，以便显示出所有速度级别的器件。完成器件选择后，按OK键。 最后启动编译器，首先选择左上角的MAX+plusII选项，在其下拉菜单中选择编译器项piler图A3-7，此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配结构综合、时序仿真文件提取和编程下载文件装配等。 点击Start，开始编译！如果发现有错，排除错误后再次编译。 步骤5：时序仿真 接下来应该

11、测试设计项目的正确性，即逻辑仿真，具体步骤如下： 1、建立波形文件。按照以上“步骤2，为此设计建立一个波形测试文件。选择File项与其New，再选择图A5-1右侧New窗中的Waveform Editer.项，打开波形编辑窗。 2、输入信号节点。在图A3-8所示的波形编辑窗的上方选择Node项，在下拉菜单中选择输入信号节点项Nodes from SNF。在弹出的窗口图A3-9中首先点击List键，这时左窗口将列出该项设计所以信号节点。由于设计者有时只需要观察其中局部信号的波形，因此要利用中间的“=键将需要观察的信号选到右栏中，然后点击OK键即可。图A3-8 从SNF文件中输入设计文件的信号节点

12、图A3-9 列出并选择需要观察的信号节点图A3-10 在Options选项中消去网格对齐Snap to Grid的选择消去勾 3、设置波形参量。图A3-10所示的波形编辑窗中已经调入了半加器的所有节点信号，在为编辑窗的半加器输入信号a和b设定必要的测试电平之前，首先设定相关的仿真参数。如图A3-10所示， 在Options选项中消去网格对齐Snap to Grid的选择消去勾，以便能够任意设置输入电平位置，或设置输入时钟信号的周期。 4、如图A3-11所示，设定仿真时间宽度。选择File项与其End time选项，在End time选择窗中选择适当的仿真时间域，如可选34us34微秒，以便有足

13、够长的观察时间。 5、加上输入信号。现在可以为输入信号a和b设定测试电平了。如图A3-12标出的那样，利用必要的功能键为a和b加上适当的电平，以便仿真后能测试so和co输出信号。图A3-11 设定仿真时间宽度图A3-12 为输入信号设定必要的测试电平或数据 图A3-13 仿真波形文件存盘图A3-14 运行仿真器图A3-15 半加器h_adder.gdf的仿真波形6、波形文件存盘。选择File项与其Save as选项，按OK键即可。由于图A3-13所示的存盘窗中的波形文件名是默认的这里是h_adder.scf，所以直接存盘即可。 7、运行仿真器。选择MAX+plusII项与其中的仿真器Simul

14、ator选项，点击跳出的仿真器窗口图A3-15中的Start键。图5-15是仿真运算完成后的时序波形。注意，刚进入图A3-15的窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形。 8、观察分析波形。通过分析，图A3-15显示的半加器的时序波形是正确的。还可以进一步了解信号的延时情况。图A3-15右侧的竖线是测试参考线，它上方标出的是此线所在的位置，它与鼠标箭头间的时间差显示在窗口上方的Interval小窗中。由图可见输入与输出波形间有一个小的延时量。图A3-16 打开延时时序分析窗图5-17 半加器引脚锁定为了准确测量半加器输入与输出波形间的延时量，可打开时序分析器，方法是选择左上角

15、的MAX+plusII项与其中的Timing Analyzer选项，点击跳出的分析器窗口图A3-16中的Start键，延时信息即刻显示在图表中。其中左排的列表是输入信号，上排列出输出信号，中间是对应的延时量，这个延时量是准确针对EPF10K10LC84-4器件的。 9、包装元件入库。选择File项的“Open选项，在“Open窗中先点击原理图编辑文件项Graphic Editor Files，选择h_adder.gdf，重新打开半加器设计文件，然后如图A3-5选择File中的Create Default Symbol项，此时即将当前文件变成了一个包装好的单一元件，并被放置在工程路径指定的目录中

16、以备后用。 步骤6：引脚锁定 如果以上的仿真测试正确无误，就应该将设计编程下载进选定的目标器件中，如EPF10K10，作进一步的硬件测试，以便最终了解设计项目的正确性。这就必须根据评估板、开发电路系统或EDA实验板的要求对设计项目输入输出引脚赋予确定的引脚，以便能够对其进展实测。这里假设根据实际需要，要将半加器的4引脚a、b、co和so分别与目标器件EPF10K10的第5、6、17和18脚相接，操作如下： 1、选择Assign项与其中的引脚定位PinLocationChip选项，在跳出的窗口图A3-17中的Node Name栏中用键盘输入半加器的端口名，如a、b等。如果输入的端口名正确，在右侧

17、的Pin Type栏将显示该信号的属性。图A3-18 设置编程下载方式2、在左侧的Pin一栏中，用键盘输入该信号对应的引脚编号，如5、6、17等，然后按下面的Add键。如图A3-17所示分别将4个信号锁定在对应的引脚上，按OK键后完毕。 3、特别需要注意的是，在锁定引脚后必须再通过MAX+plusII的piler选项，对文件从新进展编译一次，以便将引脚信息编如入下载文件中。步骤7：编程下载 首先将下载线把计算机的打印机口与目标板如开发板或实验板连接好，打开电源： 1、下载方式设定。选择MAX+plusII项与其中的编程器Programmer选项，跳出如图A3-18左侧所示的编程器窗口，然后选择

18、Options项的Hardware Setup硬件设置选项，其窗口如图A3-18左侧所示。在其下拉菜单中选ByteBlasterMV编程方式。此编程方式对应计算机的并行口下载通道，“MV是混合电压的意思，主要指对ALTERA的各类芯核电压如5V、与等的FPGA/CPLD都能由此下载。此项设置只在初次装软件后第一次编程前进展，设置确定后就不必重复此设置了。图A3-19 向EPF10K10下载配置文件2、下载。如图A3-19，点击Configure键，向EPF10K10下载配置文件，如果连线无误，应出现图A3-19报告配置完成的信息提示。 到此为止，完整的设计流程已经完毕。VHDL文本输入的设计可

19、参考这一流程。图A3-20 在顶层编辑窗中调出已设计好的半加器元件 步骤8：设计顶层文件可以将前面的工作看成是完成了一个底层元件的设计和功能检测，并被包装入库。现在利用已设计好的半加器，完成顶层项目全加器的设计，详细步骤可参考以上设计流程： 1、仿照前面的“步骤2，打开一个新的原理图编辑窗，然后在图A3-20所示的元件输入窗的本工程目录中找到已包装好的半加器元件h_adder，并将它调入原理图编辑窗中。这时如果对编辑窗中的半加器元件h_adder双击，即刻弹出此元件内部的原理图。如图A3-20所示。 2、完成全加器原理图设计图A3-21，并以文件名存在同一目录中。 3、将当前文件设置成Proj

20、ect，并选择目标器件为EPF10K10LC84-4。 4、编译此顶层文件，然后建立波形仿真文件。 5、对应的波形仿真文件如图A3-22所示，参考图中输入信号cin、bin和ain输入信号电平的设置，启动仿真器Simulator，观察输出波形的情况。 6、锁定引脚、编译并编程下载，硬件实测此全加器的逻辑功能。图A3-21 在顶层编辑窗中设计好全加器图A3-22 1位全加器的时序仿真波形设计流程归纳 图A3-23所示的是利用MAX+plusII进展设计的一般流程，因此对原理图输入设计和文本方式的硬件描述语言设计输入都能适用。图A3-23 MAX+plusII一般设计流程以上的“步骤8是一个多层次

21、设计示例，其设计流程与图A3-23所示的单一层次设计完全一样，此时低层次的设计项目只是高层项目顶层设计中的某个或某些元件，而当前的顶层设计项目也可成为更高层设计中的一个元件。补充说明(便于以后扩展操作) 为了使以上的各设计步骤表达得更为简洁和浅显易懂，一些需要详细说明的内容未能提与，故在此作为补充说明详述如下： 1、图A3-7编译窗各功能项目块含义如下： piler Netlist Extractor ：编译器网表文件提取器，该功能块将输入的原理图文件或HDL文本文件转化成网表文件并检查其中可能的错误。该模块还负责连接顶层设计中的多层次设计文件；此外还包含一个内置的，用于承受外部标准网表文件的

22、阅读器。 Database Builder ：根本编译文件建立器，该功能块将含有任何层次的设计网表文件转化成一个单一层次的网表文件，以便进展逻辑综合。 Logic Synthesizer ：逻辑综合器，对设计项目进展逻辑化简、逻辑优化和检查逻辑错误。综合后输出的网表文件表达了设计项目中底层逻辑元件最根本的连接方式和逻辑关系。逻辑综合器的工作方式和优化方案可以通过一些选项来实现。 Partitioner ：逻辑分割器，如果选定的目标器件逻辑资源过小，而设计项目较大，该分割器如此自动将设计项目进展分割，使得它们能够实现在多个选定的器件中。 Fitter ：适配器，适配器也称结构综合器或布线布局器。

23、它将逻辑综合所得的网表文件，即底层逻辑元件的根本连接关系，在选定的目标器件中具体实现。对于布线布局的策略和优化方式也可以通过设置一些选项来改变和实现。 Timing SNF Extractor ：时序仿真网表文件提取器，该功能块从适配器输出的文件中提取时序仿真网表文件，留待对设计项目进展仿真测试用。对于大的设计项目一般先进展功能仿真，方法是在piler窗口下选择Processing项中的Functional SNF Extractor功能仿真网表文件提取器选项。 Assembler ：装配器，该功能块将适配器输出的文件，根据不同的目标器件，不同的配置ROM产生多种格式的编程/配置文件，如用于CPLD或配置ROM用的POF编程文件编程目标文件；用于对FPGA直接配置的SOF文件SRAM目标文件；可用于单片机对FPGA配置的Hex文件，以与其它TTFs、Jam、C和JEDEC文件等。13 / 13