第2章可编程逻辑器件.ppt

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1、第二章 PLD硬件特性与编程技术,可编程逻辑器件PLD（Programmable Logic Device）是从20世纪70年代发展起来的一种允许用户配置的集成逻辑器件。可编程器件PLD与专用集成电路ASIC（Application Specific IC）相比较，因其具有成本低、使用灵活、设计周期短、可靠性高等特点，是一种半定制集成电路，极大促进数字集成电路的发展。,可编程逻辑器件PLD经历了从逻辑规模比较小的简单PLD（PROM、PLA、PAL、GAL）到采用大规模集成电路技术的复杂PLD的发展进程，在结构、工艺、集成度、速度和性能等方面都得到极大的提高。,目前，应用最广泛的PLD主要是以

2、乘积项结构方式构成逻辑行为的复杂可编程器件CPLD（Complex Programmable Logic Device）和以查表法结构方式构成逻辑结构行为的现场可编程门阵列FPGA（Field Programmable Gate Array）。,2.1 PLD概述,与中、小规模集成电路比：PLD具有集成度高、速度快、功耗小和可靠性高、EDA软件自动化程度高等优点；与专用集成电路ASIC比：PLD具有研制周期短、先期投资少、无开发风险、修改方便和小批量生产成本低等优点。,1995年PLD销售额占IC市场的40，其集成度每年以35的速度递增，而成本以每年40的速度降低。PLD已成为电子系统设计者的

3、首选器件！,2.1 PLD概述,数字电路系统是由基本门构成的，包含有两类数字电路：一类是组合逻辑电路:其特点是任一时刻的输出信号状态仅取决于当前的输入信号状态；另一类是时序电路:它由组合逻辑电路和存储逻辑电路两部分组成。其特点是任一时刻的输出信号状态不仅取决于当时的输入信号状态，而且还取决于电路原来的信号状态。,在数字系统中，根据布尔代数的知识，可知任何组合逻辑函数都可以用与或表达形式描述，也即可用“与门-或门”两种基本门电路实现任何组合逻辑电路，而任何时序逻辑电路又都是由组合逻辑电路加上存储元件（触发器、锁存器）构成的。,可编程电路结构,由输入处理电路、与阵列、或阵列、输出处理电路等四种功能

4、部分组成，其基本结构如图2-1所示。,与阵列和或阵列 是电路的主体，其功能主要是用来实现组合逻辑函数。输入处理电路 是由输入缓冲器组成，其功能主要是使输入信号具有足够的驱动能力并产生输入变量的原变量以及反变量两个互补的信号。输出处理电路 主要是由三态门寄存器组成，其功能主要是提供不同的输出方式，可以由或阵列直接输出（组合方式），也可以通过寄存器输出（时序方式）。,可编程电路结构,一.PLD的发展过程：,70年代初 PROM(Programmable Read Only Memory 可编程只读存储器)是最早出现的可编程逻辑器件。,70年代中AMD公司推出了可编程逻辑阵列(PLA-Program

5、mable Logic Array)器件。但由于编程复杂,支持PLA的开发软件有一定难度,因而也没有得到广泛应用。,70年代末美国MMI公司(Monolithic Memories Inc,单片存储器公司)率先推出了可编程阵列逻辑(PAL-Programmable Array Logic)器件。是第一个得到普遍应用的可编程逻辑器件。,80年代初Lattice公司发明了通用阵列逻辑(GAL-Generic Array Logic)器件。GAL比PAL使用更加灵活,它可以取代大部分SSI、MSI和PAL器件,所以在20世纪80年代得到广泛应用。,80年代中Altera公司推出了一种新型的可擦除、可

6、编程逻辑器件(EPLD-Erasable Programmable Logic Device)。它采用CMOS和UVEPROM工艺制作,集成度比PAL和GAL高得多,设计也更加灵活,但内部互连能力比较弱。,1985年Xilinx公司首家推出了现场可编程逻辑(FPGA-Field Programmable Gate Array)器件。,80年代末Lattice公司提出了在系统可编程技术,并相继推出了一系列具备在系统可编程能力的复杂可编程逻辑器件(CPLD-Complex PLD)。,90年代至今高密度CPLD、FPGA在生产工艺、器件的编程和测试技术等方面都有了飞速发展。并在现代电子系统设计中得

7、到了相当广泛的应用。,二.PLD的分类,1从结构的复杂程度分类,可分为低密度可编程逻辑器件(LDPLD)和高密度可编程逻辑器件(HDPLD)两类。1）LDPLD主要指早期发展起来的PLD,它包括PROM、PLA、PAL和GAL四种,其集成密度一般小于700门/片。（这里的门是指PLD等效门）,PLD的分类方法较多，也不统一，下面简单介绍3种。,2）HDPLD包括CPLD和FPGA,其集成密度大于700门/片。如Altera公司的EPM9560,其密度为12000门/片.Lattice公司的pLSI/ispLSI3320为14000门/片.Xilinx公司的XC4020为20000门/片,等等。

8、目前集成度最高的HDPLD可达400万门/片。,可编程逻辑器件按编程方式分为两类:1）一次性编程(One Time Programmable,简称OTP)器件;OTP器件只允许对器件编程一次,编程后不能修改,其优点是集成度高、工作频率和可靠性高、抗干扰性强。一次可编程的典型产品是PROM、PAL和熔丝型FPGA 2）重复可编程器件优点是可多次修改设计,特别适合于系统样机的研制。擦写次数可达上千次，采用SRAM结构，可无限次编程。,2从可编程特性上分类,可编程逻辑器件的编程信息均存储在可编程元件中。根据各种可编程元件的结构及编程方式,可编程逻辑器件通常又可以分为五类:,采用一次性编程的熔丝元件的

9、可编程器件,3.从可编程器件的编程元件上分类,字线,VEE,X,编程时，位线须加高压20v,位线,EPROM浮栅管,反熔丝（低阻）元件的可编程器件（为OTP型）,采用紫外线擦除、电可编程元件,即采用EPROM工艺结构的可编程器件。,反熔丝元件,编程时须加中压18v，击穿介质层，使节点联通。,基于静态存储器SRAM结构的编程器件-系统断电后,编程信息会丢失。,采用电擦除、电可编程元件EEPROM 工艺结构的可编程器件;,EPROM管,ROM结构的器件，掉电后信息不会丢失，因为是利用其物理结构保存信息,FLASH型：用工作电压编程和擦除，速度快、掉电信息不丢失，使用广泛。,2.2 低密度PLD可编

10、程原理,简单PLD逻辑规模较小，只能实现通用数字逻辑电路，结构上由简单的“与-或”门阵列和输入输出单元组成，常见的简单PLD有PROM、PLA、PAL、GAL等。常用逻辑门符号和国标逻辑门符号见课本图2-3所示。一般由于PLD的特殊而复杂的结构，采用约定的符号简化表示。,十字交叉线表示两条线未连接,交叉线的交叉点处打上黒实点,在交叉线的交叉点上打叉，表示该点是个可编程点,是互补输出的缓冲器,多输入端与门,多输入端或门,1、可编程只读存储器PROM（Programmable Read Only Memory）ROM器件由地址译码部分、ROM单元部分和输出缓冲部分构成。地址译码部分完成PROM存储

11、阵列的行的选择，是逻辑与的运算，即把PROM的地址译码器 看成是一个与阵列。N个输入量经过不可编程的与阵列产生2n个最小项（乘积项）地址。存储单元阵列的输出，是一个或门阵列，产生m个输出函数，m就是PROM的输出数据宽度，或门阵列式可编程的。运算关系见课本。,在PROM中，与门阵列固定，或门阵列可编程，PROM只能实现组合逻辑电路；在组合逻辑函数的输入变量增多时，PROM的存储单元利用率比较低；PROM的与阵列采用的是全译码，产生了全部最小项；PROM是采用熔丝工艺，只可一次性编程使用。半加器例题见课本。,2、可编程逻辑阵列PLA（Programmable Logic Array）。由于PRO

12、M在组合逻辑函数的输入变量增多时PROM的存储单元利用率大大降低，PROM与阵列式全译码器，产生全部最小项，而实际应用时，绝大多数组合逻辑函数并不需要所有的最小项，所以PLA对PROM进行了改进，其与阵列和或阵列都可编程。任何组合函数都可以采用PLA来实现。PLA由于与阵列不采用全译码方式，所以标准与或表达式不适用，需要把逻辑函数化简成最简的与或表达式，然后通过可编程的与阵列构成与项，用可编程的或阵列构成与项的或运算，在多个输出时要尽量利用公共的与项，提高阵列利用率。,可编程逻辑阵列PLA是对PROM进行改进而产生的。在PLA中，与门阵列和或门阵列都是可编程。虽然PLA的存储单元利用率相对较高

13、，但是其与阵列和或阵列都是可编程，造成软件算法复杂，运行速度大幅下降；并且该器件依然是采用熔丝工艺，只可一次性编程使用。,3、可编程阵列逻辑PAL(Programmable Array Logic)器件。PLA由于与阵列、或阵列都可编程，造成软件算法过于复杂，运行速度下降，人们设计了与门阵列可编程或门阵列固定的PAL，避免了PLA存在的一些问题，运行速度有所提高，各个逻辑函数简化，不必考虑公共乘积项，送到或门的乘积项数目固定，大大简化算法，使得输出的乘积项为有限。,在PAL中与门阵列是可编程的，而或阵列是固定的。虽PAL具有多种输出和反馈结构，为逻辑设计提供一定的灵活性，但是不同的PAL器件具

14、有独立的、单一性的输出结构，从而造成 PAL器件的通用性比较差；此外，PAL器件仍采用熔丝工艺，只可一次性编程使用。,下面以一个简单的电路为例,具体说明PLD是如何利用以上结构实现可编程逻辑功能的：,含有寄存器、反馈的I/O结构：,三态输出：OE=1允许输出OE=0输出高阻，可以输入,1内部反馈0管脚输入,4、通用逻辑阵列GAL（Generic Array Logic）器件 GAL在阵列结构上保留了PAL的与阵列可编程、或阵列固定的结构。GAL首次采用了CMOS工艺，使得GAL具有可以反复擦除和改写的功能，彻底克服了熔丝型可编程器件的只能一次可编程问题。在GAL的输出结构上采用输出逻辑宏单元O

15、LMC（Output Logic Macro Cell）电路，而输出逻辑宏单元OLMC设有多种组态，可配置成专用组合输入、专用组合输出、组合输出双向口、寄存器输出、寄存器输出双向口等等，从而为逻辑设计提供了更大的灵活性。,2.3 CPLD的基本结构与可编程原理,CPLD复杂可编程逻辑器件，是在20世纪80年代中期从PAL和GAL器件发展出来的器件，其结构与PAL和GAL器件基本相同，由可编程的与阵列、固定的或阵列、输入处理电路和输出处理电路组成。但是CPLD扩充了一个全局共享的可编程与阵列，把多个宏单元连接起来，并增加了I/O控制模块的数量和功能。,MAX7000S系列器件结构,主要包含五个主

16、要部分：逻辑阵列块LAB（Logic Array Blocks）、宏单元（Macrocells），扩展乘积项EPT（Expander Product Term）、可编程连线阵列PIA（Programmable Interconnect Array）I/O控制块IOC（I/O Control Blocks），,CPLD整体结构,特点：1）逻辑块大、功能强2）逻辑块的数量少。,MAX7000S系列器件的内部结构,1逻辑阵列块LAB（Logic Array Blocks）,MAX7000S结构主要是有多个相互关联的逻辑阵列块LAB构成的，每个逻辑阵列块LAB都是由16个宏单元（Macrocells）

17、阵列构成。多个逻辑阵列块LAB是通过可编程连线阵列PIA连接在一起的，而对于可编程连线阵列PIA，这个全局总线包括所有的专用输入、I/O引脚和宏单元的信号引线。,对于每个逻辑阵列块LAB都有如下的输入信号：1）来自通用逻辑输入的PIA的36个信号。2）用于寄存器辅助功能的全局控制信号。3）用于I/O引脚到寄存器的直接输入通道。,2.宏单元（Macrocells）,宏单元（Macrocell）是MAX7000S系列器件的具体逻辑单元，是由逻辑阵列、乘积项选择矩阵和可编程寄存器等三个功能块构成。其中逻辑阵列是实现组合逻辑的，每个逻辑阵列可以给每个宏单元提供五个乘积项；通过乘积项选择矩阵分配这些乘积

18、项作为主要逻辑输入（如作为或门和异或门逻辑输入）以实现组合逻辑函数功能，或者是把这些乘积项作为宏单元中的寄存器的辅助输入（清零、置位、时钟和时钟的使能）。,MAX7000S系列器件的宏单元的结构,3.扩展乘积项EPT（Expander Product Terms）,在MAX7000S结构中有两种扩展乘积项EPT类型，其一是共享扩展乘积项，其二是并联扩展乘积项。MAX7000S结构允许利用共享扩展乘积项或并联扩展乘积项作为附加的乘积项直接送到同一逻辑阵列块的任一宏单元中，这样就可以利用扩展乘积项实现单个宏单元不能是完成的复杂函数。,（1）共享扩展项（Shareable Expanders）,共享

19、扩展项就是由每个宏单元提供一个未使用的乘积项，并将它们反向后反馈到逻辑阵列块中，每个逻辑阵列块LAB有16个共享扩展项。每个共享扩展项都可以被逻辑阵列块LAB内任何一个宏单元或全部宏单元使用和共享，以便实现复杂的逻辑函数功能。下图表示出共享扩展项是如何馈送到多个宏单元的。,利用共享扩展项实现多个宏单元之间的连接,并联扩展项是指宏单元中没有被使用的乘积项，将这些乘积项分配到邻近的宏单元去以实现复杂的逻辑函数功能。下图表示并联扩展项是如何从邻近的宏单元借用的。使用并联扩展项，允许最多20个乘积项直接送到宏单元的“或”逻辑，其中5个乘积项有宏单元本身提供，15个并联扩展项是从同一个 LAB中相邻的宏

20、单元借用的。当需要并联扩展时，“或”逻辑的输出通过一个选择分频器，送往下一个宏单元的并联扩展“或”逻辑输入端。,（2）并联扩展项（Parallel Expanders）,利用并联扩展项实现多个宏单元之间的连接,通过可编程连线阵列PIA（Programmable Interconnect Array），可以把不同的逻辑阵列块相互连接，以实现用户所需要的逻辑功能。通过对可编程连线阵列PIA合适编程，就可以把器件中的任何信号连接到其目的地上。所有的MAX7000S器件的专用输入、I/O引脚和宏单元输出都是连接到可编程连线阵列PIA，而通过可编程连线阵列PIA能够有把这些信号送到整个器件内的任何地方。

21、只有每个逻辑阵列块需要的信号才布置从可编程连线阵列PIA到逻辑阵列块LAB的连线。,4.可编程连线阵列PIA,图2-10 PIA连接到LAB的方式,I/O控制块IOC主要是由三态门和使能控制电路构成的，在每个逻辑阵列块LAB和I/O引脚之间都有一个I/O控制块IOC。I/O控制块IOC允许每个I/O引脚被独立配置为输入、输出或双向工作方式。所有I/O引脚都有一个三态缓冲器，它的使能端可以受到全局输出使能信号的其中一个使能信号控制，或者是直接连到地（GND）或电源（VCC）上。,5.I/O控制块IOC（I/O Control Blocks）,MAX7000S系列器件的I/O控制块,2.4 FPG

22、A的基本结构,FPGA现场可编程门阵列，是在20世纪80年代中期出现的一种新型的可编程逻辑器件，FPGA是由掩膜可编程门阵列和简单可编程逻辑器件演变而来的，将他们的特性结合在一起，使得FPGA既有门阵列的高密度性和通用性，又有可编程器件的用户可编程特性。,FPGA整体结构,特点：1）逻辑块小、功能较少2）逻辑块的数量很多。,可配置逻辑块CLB是FPGA的基本逻辑单元，用于实现FPGA芯片中的大部分逻辑功能。可配置逻辑块CLB内部基本结构如图所示，其主要包括由触发器、逻辑函数发生器、可编程的数据选择器及其他控制电路组成，每个CLB实现单一的逻辑功能，多个CLB以阵列的形式分布在器件的中部，由PI

23、相连，实现复杂的逻辑功能。,可配置逻辑块CLB,FPGA的可配置逻辑块(CLB),1.3个查找表（LUT），它们用作组合逻辑发生器;2.二个D触发器 3二组多路选择器。,简化的FPGA CLB结构,在可配置逻辑块CLB中共有3个逻辑函数发生器，包括两个4输入的逻辑函数发生器（G-LUT、F-LUT）和一个3输入的逻辑函数发生器（H-LUT）。这些逻辑函数发生器是采用基于静态随机存储器的查表LUT（Look Up Table）结构，如图所示4输入逻辑函数发生器G-LUT的内部结构。查找表LUT的工作原理类似于用PROM实现多种组合逻辑函数，其输入等效于PROM的地址码，存储的内容为相应的逻辑函数

24、取值，通过查找地址表，可得到逻辑函数的输出。,4输入逻辑函数发生器G-LUT的内部结构,在CLB结构图中，逻辑函数发生器G-LUT和F-LUT各有4个独立的输入变量，可分别实现对应的输入4变量的任意逻辑函数。H-LUT逻辑函数发生器的输入信号是前两个逻辑函数发生器的输出信号G和F，以及信号变换电路的输出H1，它可实现3输入变量的任意逻辑函数。将3个函数发生器组合配置，个CLB可以完成任意4变量、5变量，最多9变量的逻辑函数。,FPGA的查找表结构(Look Up Table-LUT),真值表,输入变量-作为存储器的地址,输出函数-作为存储器中的数据,当地址从000-111时，输出真值表中函数所

25、有取值。,字线与位线的交点处有二极管相当存储数据1无二极管相当存储数据0,查找表结构的实现,内部逻辑测试JTAG边界扫描测试,2.5 硬件测试技术,随着可编程逻辑器件应用的日益广泛,许多IC制造厂家涉足CPLD/FPGA领域。目前世界上有十几家生产CPLD/FPGA的公司,而在我国常用的是Altera、Xilinx和Lattice三家主流公司的可编程逻辑器件产品，本节将介绍这三家公司常用的CPLD和FPGA器件系列及其基本特性。,2.6 可编程逻辑器件产品简介,2.4.1 Altera系列产品,Altera是著名的PLD生产商之一，Altera的PLD具有高性能、高集成度和高性价比的优点，并且

26、该公司还提供功能全面的可编程器件开发工具和丰富的IP核、宏功能库等等，因此Altera多年来一直占据着行业领先地位。,Altera的PLD产品包括Classic系列、MAX（Multiple Array Matrix）系列、FLEX（Flexible Logic Element Matrix）系列、APEX（Advanced Logic Element Matrix）系列、ACEX 系列、APEX系列、Cyclone 系列、Stratix系列、MAX系列、Cyclone 系列以及Stratix系列等等。,目前，Altera主流的CPLD产品主要是MAX系列，而Altera主流的FPGA产品主要

27、分成两类：一类是侧重于低成本应用，容量中等，性能可以满足一般的逻辑设计要求，如Cyclone，CycloneII；另一类是侧重于高性能应用，容量大，性能能满足各类高端应用，如Startix，StratixII等。,1.MAX系列CPLD器件,MAX系列CPLD器件适合于通用的、低密度逻辑的应用环境。MAX II系列CPLD器件是所有CPLD系列产品中成本最低、功耗最小和密度最高的器件。,该系列器件主要特性是：采用了LUT结构，内含Flash，可以实现自动配置；多种电压的I/O接口，可以支持的电压为3.3v/2.5v/1.8v，并且I/O接口PCI兼容；支持内部时钟频率高达300MHz，内置用户

28、非易失性Flash存储器块，通过取代分立式非易失性存储器件以减少芯片数量；器件在工作状态时能够下载第二个设计，可降低远程现场升级的成本；具有灵活的多电压MultiVolt内核，片内电压调整器支持3.3v、2.5v或1.8v多类型电源输入；该系列器件还能够访问JTAG状态机，在逻辑中例化用户功能，可提高单板上不兼容JTAG协议的Flash器件的配置效率。,2.Cyclone系列FPGA器件,Cyclone系列FPGA器件适合于低成本、中等密度逻辑的应用环境。该系列器件在300mm晶圆的基础上，采用TSMC90nm低电介工艺技术，从而保证了器件快速和低成本特性。,该系列器件主要特性是：,能够提供多

29、达68416个逻辑单元和1.1Mb的嵌入式处理器，并能够提供最多150个1818比特乘法器，因此，该系列器件能够实现复杂的逻辑应用；提供高级外部存储器接口支持，允许开发人员集成外部单倍数据速率（SDR）、双倍数据速率（DDR、DDR2、SDRAM）器件以及第二代四倍数据速率（QDR、SRAM）器件，数据速率最高可达668Mbps；,支持各种单端I/O 标准，如当前系统中常用的LVTTL、LVCMOS、SSTL、HSTL、PCI和PCI-X标准；支持串行总线和网络接口（如 PCI 和 PCI-X），快速访问外部存储器件，同时还支持大量通讯协议，包括以太网协议和通用接口；支持最多达四个可编程锁相环

30、（PLL）和最多16个全局时钟线，提供强大的时钟管理和频率合成能力，使系统性能最大化，这些PLL提供的高级特性包括频率合成、可编程占空比、外部时钟输出、可编程带宽、输入时钟扩频、锁定探测以及支持差分输入输出时钟信号；支持驱动阻抗匹配和片内串行终端匹配，片内匹配消除了对外部电阻的需求，提高了信号完整性，简化电路板设计，Cyclone II FPGA通过外部电阻还可支持并行匹配和差分匹配。,3.Stratix系列FPGA器件,Stratix系列FPGA器件适合于高性能、容量大等各种高端产品设计应用。该系列器件采用TSMC90nm低绝缘工艺技术，在300mm晶圆片上制造的，具有152个接收机和156

31、个发送机通道，支持高达1Gbps数据传送速率的源同步信号；具有嵌入DPA电路，消除了使用源同步信号技术长距离传送信号时由偏移引发的相位对齐问题从而简化了印刷电路板（PCB）布局；支持高达1Gbps的高速差分I/O信号、多种高速接口标准（SPI-4.2、SFI-4、10G以太网XSBI、HyperTransport、RapidIO、NPSI以及UTOPIA IV）。,2.4.2 Xilinx系列产品,Xilinx在1985年首次推出了FPGA，随后不断推出新的集成度更高、速度更快、价格更低、功耗更小的FPGA器件系列，同时也推出了具有独特特点的CPLD器件系列。,Xilinx的可编程器器件产品有

32、多个系列，主要是分成两类，属于CPLD器件系列分别是X2000系列、XC3000系列、XC4000系列、XC5200系列、XC9500系列、XC9500XV系列、XC9500XL系列以及CoolRunner系列等；属于FPGA系列器件分别是Spartan/XL系列、Spartan-系列、Spartan-E系列、Spartan-3系列、Spartan-3E系列、Virtex系列、Virtex-E系列、Virtex-E EM系列、Virtex-系列、Virtex-Pro系列、Virtex-4系列以及最新系列Virtex-5系列等等。,目前，Xilinx主流的CPLD产品主要是XC9500系列，而X

33、ilinx主流的FPGA产品主要是Virtex-4系列。,1.XC9500系列CPLD器件 XC9500系列CPLD器件主要应用于网络、通信和汽车应用电子等电子产品中。该系列器件采用了功耗低、处理速度快的快速闪存技术（FastFlash），具有在系统可编程的能力；同时该系列器件支持PCI总线规范和JTAG边界扫描测试功能，并且该系列器件提供了36288个宏单元、8006400个可用门的集成密度，并具有并具有多种封装选项和 I/O 性能，能够很容易地实现不同密度器件间的移植。,XC9500系列CPLD器件又分为XC9500系列、XC9500XL系列和XC9500XV系列三种系列，其主要特性如下：

34、1）XC9500系列器件的特性是：引脚至引脚延时为5s；内部系统工作频率可达125MHz；多种电压的I/O接口，可支持的电压为5.0v/3.3v；在线编程(ISP)工作电压是5.0v。2）XC9500XL系列器件的特性是：引脚至引脚延时为4s；内部系统工作频率可达208MHz；多种电压的I/O接口，可支持的电压为5.0v/3.3v/2.5v；在线编程(ISP)工作电压是3.3v。3）XC9500XV系列器件的特性是：引脚至引脚延时为3.5s；内部系统工作频率可达200MHz；多种电压的I/O接口，可支持的电压为3.3v/2.5v/1.8v；在线编程(ISP)工作电压是2.5v。,2.Virte

35、x-4系列FPGA器件 Virtex-4系列是Xilinx新一代高端FPGA器件，该系列器件采用了90nm工艺制造，可提供高达20万逻辑单元集成密度和高达500MHz的系统时钟控制。,整个系列分为三个面向特定应用领域而优化的FPGA平台架构，分别是Virtex-4 LX系列、Virtex-4 SX和Virtex-4 FX系列。,1）Virtex-4 LX系列：该系列器件主要是应用于高性能逻辑解决方案。该系列器件内部包含有先进数字时钟管理器DCM、相位匹配时钟分频器PMCD、片上差分时钟网络、带有集成FIFO控制逻辑的500MHz SmartRAM技术、每个I/O都有集成ChipSync源同步技

36、术的1GbpsI/O和Xtreme DSP逻辑模块等。,2）Virtex-4 SX系列：该系列器件主要是应用于高性能数字信号处理（DSP）解决方案。该系列器件内部不但集成Virtex-4 LX系列器件的各种功能外，还集成了更多SmartRAM存储器块和512个Xtreme DSP逻辑模块。在高达500MHz时钟速率下，可提供高达256GigaMACs/s的DSP总带宽，然功耗仅为57W/MHz。,3）Virtex-4 FX系列：该系列器件主要是应用于高性能全功能嵌入式平台解决方案。该系列器件内部不仅集成Virtex-4 LX系列器件的各种功能外，还嵌入了两个32位RISC PowerPC处理器

37、和四个集成的10M/100M/1000M Ethernet MAC内核，从而实现高性能嵌入式处理应用。同时该系列器件还包括有24个业界领先的RocketIO高速串行收发器，该RocketIO收发器支持所有的主要的高速串行传输数据速率。,2.4.3 Lattice系列产品,Lattice是最早推出基于EECMOS技术的高密度可编程器件的公司。20世纪90年代，Lattice首先发明了ISP（In-System-Programmablity）下载方式，并将ISP技术和EECMOS技术相结合，从而实现了可编程用户能够在无需从系统板上拔下芯片会从系统中取出电路板的的情况下，通过改变芯片的逻辑内容即可改

38、变整个电子系统的功能，该技术极大促进CPLD的应用领域。,Lattice的可编程器器件产品有多个系列，主要是分成两类，属于CPLD器件系列主要有ispLSI、ispMACH、MACHXO等系列；属于FPGA器件系列主要有LatticeECECP、LatticeECP2、LatticeECP2M、LatticeXP等系列。目前，Lattice主流的CPLD产品主要是ispMACH4000系列和MACHXO系列，而Lattice主流的FPGA产品主要是LatticeECECP系列。,1.ispLSI系列CPLD器件 ispLSI系列CPLD器件Lattice公司的最早推出的大规模可编程逻辑器件，该

39、系列器件主要分成四个子系列：ispLSI1000系列、ispLSI2000系列、ispLSI3000系列和ispLSI6000系列，他们基本结构和功能相似，但每种系列产品应用场合不同。1）ispLSI1000系列：该系列是最基本的可编程器件，其集成度在20008000门之间；引脚到引脚（pin to pin）延迟时间在7.5ns15ns之间；系统工作频率范围是80MHz125MHz。ispLSI1000系列器件可以在高速率下完成控制、LANS、译码和总线管理等。,2）ispLSI2000系列：该系列器件为高性能可编程器件，其集成度在10006000门之间；引脚到引脚（pin to pin）延迟

40、时间在0ns10ns之间；系统工作频率范围是100MHz180MHz。ispLSI2000系列器件具有更多的I/O接口，可以用于计数器、计时器以及作为微处理器高速RISC/CISC的定时接口等。,3）ispLSI3000系列：该系列器件是高性能和高密度相结合的可编程器件，其集成度在800014000门之间；引脚到引脚（pin to pin）延迟时间在7.5ns15ns之间；系统工作频率范围是77MHz125MHz。ispLSI3000系列针对可编程器件更高密度的设计进行了优化，内部嵌入了完整的系统逻辑、DSP功能逻辑、压缩逻辑和全编码逻辑等功能，因此，该系列器件能够实现非常复杂的逻辑功能。该系

41、列器件主要应用于数字信号处理、图形处理、数据压缩以及数据加密、解密等。,4）ispLSI6000系列：该系列器件是内部带有内存的更高集成密度和性能的可编程器件，其集成度高达25000门；引脚到引脚（pin to pin）延迟时间是15ns；系统工作频率是77MHz。ispLSI3000系列器件将“预设计的”具有高性能、复杂存储功能与逻辑功能和可编程逻辑单元集成在一起，从而，是实现了功能更强大的可编程逻辑器件。该系列器件主要应用于电讯、数据通信、数据处理等复杂的场合。,2.ispMACH4000系列CPLD器件ispMACH4000系列CPLD器件是在Lattice公司收购Vantis公司之后推

42、出的可编程CPLD器件,该系列器件主要分成三个子系列：ispMACH4000V系列、ispMACH4000B系列和ispMACH4000C系列。ispMACH4000系列CPLD器件支持多种电压I/O接口，1.8v/2.5v/3.3v；具有可编程的上拉或者总线保持输入、IEEE 1532在系统可编程（ISPTM）、可编程的输出摆率；同时还具有IEEE 1149.1边界扫描测试功能以及3.3v PCI兼容和用于LVCMOS 3.3接口的兼容5v的I/O等特性。ispMACH4000系列既有具有SuperFAST性能，又能提供最低的功耗，其引脚至引脚之间的传输延迟为2.5ns，可达到400MHz的

43、系统性能。,3LatticeECECP系列FPGA器件LatticeECECP系列FPGA器件的功能结构是优化的，非常适用于对成本控制要求较高的应用领域，如消费品、汽车、医疗、工业、网络和计算机等。LatticeECECP系列具有灵活的sysIO缓冲器和sysCLOCK，支持LVCMOS、LVTTL、PCI、LVDS、SSTL和HSTL；具有专用的sysDDR电路，可简化了DDR存储器接口的实现；具有多种低成本的配置选项，支持工业标准SPI接口配置和其它常规协议，如并行、串行和JTAG等。在LatticeECP系列产品中还嵌入了具有高性能的乘法、加法、减法和累加功能的DSP模块。,2.7 编程与配置,第二章 结束,