第3章逻辑门电路.ppt

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1、2023年11月3日,1,第3章 逻辑门电路,3.1 概述,本章介绍与基本逻辑运算和复合逻辑运算相对应的单元电路称为门电路。常用的门电路有“与”门、“或”门、“非”门、“与非”门、“或非”门、“与或非”门和“异或”门等。,构成门电路的器件主要有两种：,TTL(Transistor-Transistor Logic)双极型晶体管数字集成电路。,CMOS(Complement Metal-Oxide-Semiconductor)MOS晶体管数字集成电路。,2023年11月3日,2,3.2 晶体管的开关作用,3.2.1 二极管的开关作用,2023年11月3日,3,3.2.2 三极管的开关特性,晶体管

2、的工作区分为3部分：截止区、放大区、饱和区。如下图所示：,2023年11月3日,4,(1)截止状态,截止状态的特点：,iB 0，iC 0，uCE=UCC。,uBE 0 v（反偏），uBC 0 v（反偏）。,2023年11月3日,5,(2)放大状态,放大状态的特点：,uCE=UCC-iCRC。,iC iB。,uBE 0.7 v(正偏)，uBC 0 v(反偏)。,2023年11月3日,6,(3)饱和状态,1.临界饱和状态：,iC iB=IC(sat),uBE 0.7 v(正偏)，uBC=0 v(零偏)。,IC(sat)=,2023年11月3日,7,2.过饱和状态：,uBE 0.7 v(正偏)，uB

3、C 0 v(正偏)。,在过饱和时，uCE之所以变成小于0.3v，是由于如下的原因：,2023年11月3日,8,负载线方程为：uCE=uO=UCC iCRC,2023年11月3日,9,在数字电路中，晶体管只工作在截止与饱和导通这两种状态。,双极型三极管的开关等效电路(a)截止状态(b)饱和导通状态,2023年11月3日,10,在数字电路中，晶体管只工作在截止与饱和导通这两种状态。,今后一般采用正逻辑。,2023年11月3日,11,当三极管在截止与饱和导通之间迅速转换时，三极管内部基区存储电荷的积累和消散都需要一定的时间。,集电极电流ic的变化总是滞后于基极电压uBE的变化，故输出电压uO的变化也

4、必然滞后于输入电压uI的变化。,通常把uO的下降沿滞后于uI上升沿的时间称为开通时间ton，它反映了三极管从截止到饱和导通所需要的时间；而把uO上升沿滞后于uI下降沿的时间称为关断时间toff，它反映了三极管从饱和导通到截止所需要的时间。,2023年11月3日,12,3.3 基本逻辑门电路,1.二极管“与”门,对输入端A、B、C的输入电平和输出端Y的输出电平做如下规定：0 0.3v为逻辑“0”；3v以上为逻辑“1”；,输入端A、B、C中只要有一个（或两个、或全部）输入为0v（逻辑“0”）则输出端Y的电平就是0.3v（逻辑“0”）。,二极管均为锗管，正向导通压降为0.2 0.3v。,2023年1

5、1月3日,13,3.3 基本逻辑门电路,1.二极管“与”门,输入端A、B、C全部输入为3v（逻辑“1”）则输出端Y的电平为3.3v（逻辑“1”）。,这是一个“与”门：Y=ABC。,2023年11月3日,14,2.二极管“或”门,输入端A、B、C中只要有一个（或两个、或全部）输入为3.3v（逻辑“1”）则输出端Y的电平就是3v（逻辑“1”）。,输入端A、B、C全部输入为0.3v（逻辑“0”）则输出端Y的电平为0v（逻辑“0”）。,这是一个“或”门：Y=A+B+C。,2023年11月3日,15,2023年11月3日,16,3.三极管“非”门,输入端A为0v（逻辑“0”）三极管截止，则输出端Y的电平

6、约为3.0v（逻辑“1”）。,输入端A为3v（逻辑“1”）三极管饱和导通，则输出端Y的电平约为0.3v（逻辑“0”）。,2023年11月3日,17,3.4 TTL集成门电路,3.4.1 TTL与非门的基本原理,A、B为输入端，Y为输出端。,T1为多发射极晶体管。,D1、D1为输入保护钳位二极管。,T2为助推晶体管。,T4为上拉晶体管。,T5为输出晶体管。,D3为输出二极管。,2023年11月3日,18,多发射极三极管符号及等效电路,2023年11月3日,19,UB1=0.7+0.3=1v,T1饱和,UCE1=0.1v。,UB2=0.1+0.3=0.4v,T2截止,T5亦截止。,UCC通过R2给

7、T4供以基流IB4,T4、D3导通(在输出端接负载时)。,IB4很小，在R2上的压降亦很小(约0.2v)。,输出电压:,UY=UCC(UR2+UBE4+UD3)=5(0.2+0.7+0.7)=3.4v（高电平UH）,(1)A、B有一端为低电平(UL=0.3v),2023年11月3日,20,电流IB1流向T1集电极,T2饱和,T5亦饱和。UB1=0.73=2.1 v。,UB4=UCE2+UBE5=0.3+0.7=1.0 v。,UB4 UY=1.0 0.3=0.7v这不足以使T4、D3导通。所以T4、D3截止。,(2)A、B同时为高电平(UH=3.4v),输出电压:UY=UCE5=0.3 v(低电

8、平UL)。,2023年11月3日,21,推拉式输出级,这种T4、T5相串联的输出结构叫做推拉式输出级。,当Y 输出高电平UH时，T4导通、T5截止；当Y 输出低电平UL时，T4截止、T5导通。,2023年11月3日,22,TTL“或非”门电路,A、B同为低电平：T1、T1导通，T2、T2、T5截止，T4导通。Y 输出高电平UH。,A为高电平、B为低电平：T1反向导通，T2、T5导通；T1导通、T2截止，T4截止。Y 输出低电平UL。,A、B同为高电平：T1、T1反向导通，T2、T2、T5导通，T4截止。Y 输出低电平UL。,2023年11月3日,23,TTL“与或非”门电路,A、B输入端与输出

9、端Y构成一个“与非”门。,C、D输入端与输出端Y构成一个“与非”门。,T2与T2的发射极电流在T 的基极输入端构成“与”的关系：Y=Ie2Ie2,2023年11月3日,24,TTL“异或”门电路,A、B同为低电平：T1、T2、T3导通，T4、T5、T6截止，T7、T9导通，T8截止,Y 输出低电平UL。,A为高电平、B为低电平：T1、T2导通，T4、T6截止；T3反向导通，T5导通，T7、T9截止，T8导通，Y 输出高电平UH。,A、B同为高电平：T1、T2、T3反向导通，T4、T5、T6、T9导通，T7、T8截止，Y 输出低电平UL。,2023年11月3日,25,推拉式输出级并联的情况,Y1

10、、Y2同时输出高电平或者同时输出低电平时，不会产生什么问题。,当Y1、Y2一个输出高电平而另一个输出低电平（比如Y1输出高电平Y2输出低电平）时，从电源UCC到Y1门的R4、T4、D3和Y2门的T5到“地”之间就形成了一条低阻回路，这条回路中将会有很大的电流通过，它将烧毁电源、门电路Y1、门电路Y2。,结论：对于具有推拉式输出级的门电路Y1、Y2，它们的输出端在任何情况下都绝对不允许直接连接在一起。,2023年11月3日,26,3.4.2 TTL与非门的特性及参数,1.电压传输特性和静态参数,(1)电压传输特性,（b）电压传输特性曲线,2023年11月3日,27,电压传输特性曲线,(2)静态参

11、数,输出高电平UOH和输出低电平UOL。,UOH是电路中T5管处于截止状态时的输出电平，其典型值为3.4v。,UOL是电路中T5管处于导通状态时的输出电平，其典型值为0.3v。,对于74系列产品,UOH2.4v,UOL0.4v便认为产品合格。,UOH(min)=2.4v称为输出高电平最小值，UOL(max)=0.4v称为输出低电平最大值。,2023年11月3日,28,UIH是输入逻辑状态“1”所对应的输入电平，其典型值为3.4v。,输入高电平UIH和输入低电平UIL。,保证“与非”门输出低电平所允许的最小输入高电平UIH(min)=2.0v,称为开门电平,记作UON。,UIL是输入逻辑状态“0

12、”所对应的输入电平，其典型值为0.3v。,保证“与非”门输出高电平所允许的最大输入低电平UIL(max)=0.8v,称为关门电平，记作UOFF。,“开门”、“关门”是相对于T5管而言的。T5管导通，门电路开门；T5管截至，门电路关门。,2023年11月3日,29,低电平噪声容限电压UNL=UIL(max)UOL(max)=UOFF UOL(max)=0.8 0.4=0.4 v。,高电平噪声容限电压UNH=UOH(min)UIH(min)=UOH(min)UON=2.4 2.0=0.4 v。,TTL门电路的抗干扰特性噪声容限,2023年11月3日,30,UNL越大，表明“与非”门在输入为“0”态

13、下的抗干扰能力越强。,由于TTL门电路的UNH与UNL均为0.4v，所以统称它们为噪声容限UN。,UNH越大，表明“与非”门在输入为“1”态下的抗干扰能力越强。,低电平噪声容限电压：UNL=UIL(max)UOL(max)=0.8 0.4=0.4 v。,高电平噪声容限电压：UNH=UOH(min)UIH(min)=2.4 2.0=0.4 v。,2023年11月3日,31,TTL门电路的阈值电平UT,TTL“与非”门的输出高、低电平发生转换时所对应的输入电压称为TTL“与非”门电路的阈值电平UT,一般UT为1.4v左右。,2023年11月3日,32,2.输入、输出负载特性,(1)输入特性,202

14、3年11月3日,33,输入低电平电流IIL,当ui=0时，II=-1.1mA。,ui=0.3 v 时的II叫做IIL。,2023年11月3日,34,IIL也叫灌电流，即后级门向前级门的输出端灌入电流。,2023年11月3日,35,输入高电平电流IIH,当ui UT=1.4 v时，II=40A。,ui UT时的 II 叫做 IIH。,2023年11月3日,36,IIH也叫拉电流，即后级门从前级门的输出端拉出电流。,2023年11月3日,37,(2)输出特性,输出低电平电流IOL,IOL是输出低电平时流入输出端的电流。,2023年11月3日,38,IBS5IOL,IOL(max)一般为16mA。,

15、IO IBS5=IOL(max)时，T5将脱离饱和状态，这将使得uO=uCE5 0.4 v从而不是输出低电平。,uO=UOL时的IO叫做IOL。,保证uO=uCE50.4v时的IO叫做IOL。,2023年11月3日,39,输出高电平电流IOH,IOH是输出高电平时流出输出端的电流。,2023年11月3日,40,考虑到芯片（T4）功耗问题，一般取IOH(max)为 5 mA。,IO IOH(max)时，会使uO 2.4 v从而使输出不是高电平。,uO=UOH时的IO叫做IOH。,保证uO2.4v时的IO叫做IOH。,2023年11月3日,41,(3)扇出系数,TTL“与非”门输出端能驱动同类“与

16、非”门的最大个数称为扇出系数，用NO表示。,输出低电平时的扇出系数为：,输出高电平时的扇出系数为：,74系列TTL“与非”门的扇出系数一般取NO=10。特殊制作的驱动器集成门电路，其扇出系数可达NO=20。,2023年11月3日,42,(4)输入端负载特性,2023年11月3日,43,TTL门电路输入端的外接电阻小于2K时，相当于输入端接低电平，即：逻辑“0”。,TTL门电路输入端的外接电阻大于2K时，相当于输入端接高电平，即：逻辑“1”。,2023年11月3日,44,3.TTL“与非”门的动态特性,(1)平均传输延迟时间tpd。,输入电压上升到50%UIM至输出电压下降到50%UOM所需的时

17、间称为导通延迟时间tpd1。,输入电压下降到50%UIM至输出电压上升到50%UOM所需的时间称为截止延迟时间tpd2。,导通延迟时间与截止延迟时间的平均值称为平均传输延迟时间tpd。,2023年11月3日,45,74系列是普通（标准）型TTL门电路，它的平均传输延迟时间为：tpd=20 nS。,74LS系列是低功耗肖特基型TTL门电路，它的平均传输延迟时间为：tpd=10 nS。,74S系列是肖特基型TTL门电路，它的平均传输延迟时间为：tpd=3 nS。,2023年11月3日,46,(2)动态尖峰电流和功耗,尖峰电流,在动态时，特别是输出端由低电平转换为高电平时，可使电源电流产生一尖峰脉冲

18、。,该尖峰电流既可能对电路产生干扰；又可使电源的平均电流增大。,输入信号的频率越高，电源电流的平均值增大越多。,实践中，在门电路的电源UCC与“地”之间加一个小容量的滤波电容，以消除尖峰电流对电源的影响。,2023年11月3日,47,功耗,“与非”门的功耗定义为：“与非”门空载时，输出低电平从电源吸取的电流同“与非”门电源电压的乘积。,“与非”门的功耗值约为235mW。,2023年11月3日,48,4.改进型TTL“与非”门简介,改进型TTL“与非”门被称为肖特基TTL（简称STTL）“与非”门。它的型号是74Sxx系列。,肖特基三极管是由普通双极型三极管和肖特基势垒二极管(Schottky

19、Barrier Diode，简称SBD)组合而，叫做抗饱和三极管，亦称肖特基管。,2023年11月3日,49,T1、T2、T3、T5、T6均采用了肖特基三极管。,T3、T4构成符合三极管，作用相当于原来的T4管，但高电平驱动电流更大。,T6、RB、RC构成“有源泄放网络（回路）”，以代替原来的R3。,有源泄放网络（回路）”的作用是可以加速（缩短）T5的导通和截止时间。,2023年11月3日,50,74系列与74S系列TTL“与非”门电压传输特性比较,电压传输特性曲线,74S系列的电压传输特性,2023年11月3日,51,作业1：3-1，3-4，3-5,2023年11月3日,52,3.5 其他类

20、型的TTL“与非”门电路,3.5.1 集电极开路“与非”门（OC门）,原来的T4、R4、D3取消，T5的集电极成为开路，所以叫集电极开路“与非”门，简称OC门。,1.电路结构,UCC和UCC不一定相同。,2023年11月3日,53,OC门的工作过程：,A、B、C中有一个为低电平(0.3v)时，UB1=0.7+0.3=1v，T1饱和，T2、T5 截止。,UCC通过负载电阻RL输出高电平(电平值一般接近UCC)。,真正的输出电平值是后续电路的输入阻抗Ri与负载电阻RL的分压值。,从提高输出高电平的角度看，负载电阻RL的阻值越小越好。,2023年11月3日,54,A、B、C全为高电平(3.4v)时，

21、UB1=0.7 3=2.1v,T1反向导通，T2、T5导通。,输出Y为低电平0.3v(uCE5=0.3v)。,从有利于输出低电平的角度看，负载电阻RL的阻值越大越好。,整个门电路完成的是“与非”逻辑。即：,Y,2023年11月3日,55,2.OC门的应用,OC门的特点：,必须外接负载电阻RL后才能工作（几个OC门可共用一个RL）。,几个OC门的输出端可直接相连，从而实现“线与”逻辑。,上面电路实现的是“与或非”逻辑，是一个“与或非”门。,2023年11月3日,56,一般OC门的输出管T5设计得尺寸较大，可以承受较大的电流和电压，其输出端即可直接驱动继电器、指示灯、发光二极管等负载。,2023年

22、11月3日,57,3.负载电阻RL的选择,注意：n是OC门的个数，m是所有“与非”门输入端的个数。,（1）输出高电平,2023年11月3日,58,（2）输出低电平,注意：m是“与非”门的个数。综合(1)、(2)式有：,2023年11月3日,59,3.5.2 三态输出“与非”门（TS门）,三态输出“与非”门（Three-State Output Gate），简称TS门或三态门。三态门电路与前述的“与非”门电路的不同之处在于其输出端除呈现高电平和低电平外，还可以出现第三种状态“高阻”状态，高阻状态简称Z状态。,1.电路结构与工作原理,2023年11月3日,60,EN为低电平(“0”)时，EN端对T

23、1不起作用，D截止。门电路按正常的“与非”门工作。,EN为高电平(“1”)时，T1饱和导通，T2、T5截止，D导通且将T4的基极钳位在1v左右，故T4截止。门电路输出端处于“高阻”状态。,2023年11月3日,61,三态门的本质是：控制信号EN可使推拉式输出级中的T4和T5同时截止。,2023年11月3日,62,2.三态门的应用,(1)单向总线结构,在任何时刻下，EN1、EN2、EN3三个信号中只能有一个信号有效（为逻辑“1”），其余信号都必须无效（为逻辑“0”）。,2023年11月3日,63,(2)双向总线结构,EN为高电平时，G1门开启G2门关闭，信号从D1传向总线Y；EN为低电平时，G2

24、门开启G1门关闭，信号从总线Y传向D2。,2023年11月3日,64,3.6 MOS门电路,3.6.1 CMOS反相器,这是N沟道增强型的MOS管。,1.MOS管的开关特性,2023年11月3日,65,MOS管的开关等效电路(a)截止状态(b)导通状态,2023年11月3日,66,栅极G和漏极D相对于“地”来讲是正电位，即：uGS与uDS是正电压（与参考方向一致）。iD的实际方向与参考方性也一致。,N沟道增强型MOS管共源接法及其输出特性曲线(a)共源接法(b)输出特性曲线,2023年11月3日,67,N沟道增强型MOS管的转移特性,当uGS UGS(th)N时，iD0且随着uGS的增加而增大

25、。称UGS(th)N为NMOS管的开启电压，UGS(th)N0。,2023年11月3日,68,P沟道增强型MOS管的漏极特性,栅极G和漏极D相对于“地”来讲是负电位，即：uGS与uDS是负电压（与参考方向相反）。iD的实际方向与参考方性也相反。,2023年11月3日,69,P沟道增强型MOS管的转移特性,2023年11月3日,70,MOS管的特点：,输入阻抗极高（108），输入端可看成开路。,MOS管是一种电压控制型器件。,在数字电路中，当uGS UGS(th)N时，NMOS管导通；当 uGS UGS(th)N时，NMOS管截止。,单独由PMOS管或者NMOS管所构成的门电路由于其输出阻抗高、

26、工作速度低，现在已基本上不采用。,2023年11月3日,71,2.CMOS反相器,CMOS反相器是由一个N沟道增强型MOS管和P沟道增强型MOS管组成，两管的漏极相连作为输出端，两管的栅极相连作为输入端。PMOS的源极接电源，NMOS的源极接地。,对4000系列的CMOS器件，UDD：318 v,当uA=0 v（输入低电平）时：,TN的uGS=0 v，即：uGSUGS(th)N，所以TN截止。,于是输出uY UDD。输出高电平。,2023年11月3日,72,当uA=UDD（输入高电平）时：,TN的uGS=UDD，即：uGSUGS(th)N，所以TN导通。,于是输出uY 0 v。输出低电平。,综

27、合、知，这是一个反相器（“非”门）。,2023年11月3日,73,CMOS反相器的特点：,静态时，无论输出高、低电平总是一只管导通一只管截止。所以CMOS在静态时从电源吸取的电流极小（理论上为0）。所以其功耗极低，一般为数W。,CMOS只在输出高、低电平转换的瞬间才从电源吸取电流。也只有在这时CMOS才消耗功率，而且CMOS的工作频率越高、它所消耗的功率就越大。,CMOS在输出高、低电平转换时所消耗的电源功率叫做CMOS的动态功率损耗。,2023年11月3日,74,CMOS反相器的特点：,动态功率损耗可由下式确定：PT=CPD UCC2 f,PT：CMOS的动态功率损耗。,CMOS的输入阻抗极

28、高，其扇出系数可以很大。但受输入、输出端分布电容的影响，扇出系数也不可能太大。,UCC：CMOS的工作电源电压。,f：CMOS输出端高、低电平翻转的频率（它是输入信号频率的两倍）。,CPD：这是一个具有电容量纲的常数，一般由器件生产厂商提供。,2023年11月3日,75,CMOS反相器的阈值电平与电源电压有关。UT=(1/2)UDD。,CMOS反相器的输出高电平为UOHUDD 0.05 v(UOH(min)。,CMOS反相器的输出低电平为UOLUSS+0.05 v(UOL(max)。USS一般为“地”电位。,对于CMOS反相器：UIL(max)(1/3)UDD，UIH(min)(2/3)UDD

29、。,CMOS反相器的高、低电平噪声容限是对称的，且与电源电压有关。UN=UNL=UNH(1/3)UDD。,2023年11月3日,76,3.6.2 其他逻辑功能的CMOS门电路,1.CMOS“与非”门,T1、T2是NMOS管、相串联，构成驱动管；T3、T4是PMOS管、相并联，构成负载管。,2023年11月3日,77,若A、B 同时为高电平（逻辑“1”），则NMOS管T1、T2导通，PMOS管T3、T4截止，输出Y为低电平（逻辑“0”）。,若A为高电平（逻辑“1”）、B 为低电平（逻辑“0”），则NMOS管T1导通、T2截止；PMOS管T3导通、T4截止，输出Y为高电平（逻辑“1”）。,CMOS

30、“与非”门的工作原理,A为低电平、B 为高电平的情况与上类似，输出Y为高电平（逻辑“1”）。,若A、B 同时为低电平（逻辑“0”），则NMOS管T1、T2截止，PMOS管T3、T4导通，输出Y为高电平（逻辑“1”）。,2023年11月3日,78,2.CMOS“或非”门,T1、T2是NMOS管、相并联，构成驱动管；T3、T4是PMOS管、相串联，构成负载管。,2023年11月3日,79,3.CMOS 三态门,2023年11月3日,80,4.CMOS 传输门,信号即可以从uI传向uO,也可以从uO传向uI,是双向传输。,uI、uO即可以是数字信号也可以模拟信号。,uI、uO的变化范围是0UDD。,

31、CMOS传输门实际上是一个由数字信号C控制的模拟开关。,2023年11月3日,81,CMOS 传输门的工作原理,当uI在0UDD之间变化时，NMOS管TN和PMOS管TP轮流导通，此时相当于开关接通。,当uI接近0 v时，NMOS管TN导通，PMOS管TP截止。,当C为高电平UDD(C为低电平0 v)时：,当uI接近UDD v时，NMOS管TN截止，PMOS管TP导通。,当C为低电平0 v(C为高电平UDD)时：,NMOS管TN和PMOS管TP都截止。此时相当于开关断开。,2023年11月3日,82,3.6.3 CMOS门电路的特点及应用,1.CMOS电路的特点：,CMOS门电路的工作速度比T

32、TL门电路低。,CMOS门电路的扇出能力较大（在频率不太高时）。,CMOS门电路的电源允许范围大，抗干扰能力强。,CMOS门电路的静态功耗低，温度稳定性好。,2.使用CMOS电路的注意事项：,CMOS电路中多余的输入端不能悬空。,注意CMOS电路输入端的过流保护。,CMOS电源电压极性不能接反，防止输出短路。,2023年11月3日,83,3.7 TTL与CMOS电路的级联,3.7.1 由TTL驱动CMOS,3.7.2 由CMOS驱动TTL,2023年11月3日,84,【习题3.13】在图中是TTL门电路驱动CMOS门电路的实例。已知TTL“与非”门在UOL0.3 v时的最大输出电流为8 mA，

33、输出端的T5管截止时有50 A的漏电流。CMOS“或非”门的输入电流很小，可忽略。现要求加到CMOS“或非”门输入端的电压满足UIH4 v，UIL0.3 v，该电路的电源电压为UCC=5 v。试求上拉电阻RL的取值范围。,2023年11月3日,85,TTL输出低电平：,TTL输出高电平：,2023年11月3日,86,作业2：3-6，3-7，3-8，3-9，3-10，3-12,2023年11月3日,87,2.1 概述,2.1.1 事物的二值性,我们可以举出很多这类完全对立的、处于矛盾状态的例子，世界上的许多事物都具有完全不同的两种状态，这就是平时所说的事物的矛盾性。如表2.1所示。,1.“与或”表达式的化简,(1)并项,若F 之K图中所有的小格都填“1”，则F=1。,【例2.1】把 展开为最小项之和式。,解：,2023年11月3日,88,